Рассмотрены проблемы логического и временного анализа, возникающие на этапе характеризации сложных заказных блоков КМОП СБИС. Предложена обобщенная логико-временная модель функционального блока, объединяющая в себе как логическую функцию на основе SP-DAG-гpaфa, так и иерархическую структуру схемы, раскрытую до транзисторного уровня. Предложен модифицированный метод исключения Гаусса для экстракции обобщенной модели блока из транзисторного описания схемы. На основе полученной модели схемы проведены оценка nроводимостей и емкостей, а также анализ задержек. Разработан алгоритм на основе метода ветвей и границ, позволяющий анализировать задержки для большого числа различных комбинаций входных воздействий, не применяя полного моделирования.
1. Bryant R.E. Graph-based algorithms for boolean function manipulation // IEEE Trans. Computers. - 1986. - Р. 677-691.
2. Bryant R.E. Algorithmic aspects of symbolic switch network analysis // IEEE Trans. оп CAD. - 1987. - Р. 618-633.
3. Bryant R.E. Boolean analysis of MOS circuits // IEEE Trans. оп CAD. - 1987. - Р. 634-649.
4. Qin Z., Cheng С.-К. Realizable parasitic reduction using generalized Y-Δ transformation // Proc. of DAC, 2003. - Р. 220-225.
5. Amin C.S., Chowdhury М.Н., Ismail Y.I. Realizable RLCK circuit crunching // Proc. of DAC. - 2003. - Р. 226-231.
6. Sheehan B.N. TICER: Realizable reduction of extracted RC circuits // Digest of Technical Papers, IEEE/ACM Proc. of ICCAD. - 1999. - Р. 200-203.
7. Pillage L.Т., Rohrer R.A. Asymptotic waveform evaluation for timing Analysis // IEEE Trans. оп CAD. - 1990. - Vol. 9, N 4. - Р. 352-366.
8. Odabasioglu А., Celik М., аnd Pillegi L.Т. PRIMA: Passive reduced-order interconnect macromodeling Algorithm // IEEE Trans. оп CAD. - 1998. - Р. 645-654.