Персоналии

Для отладки проектов цифровых микроэлектронных систем необходимо формирование некоторого набора тестовых воздействий на моделируемую систему с целью проверки правильности ее функционирования. Для большого количества цифровых систем характерно выполнение последовательности функций из конечного алфавита. В работе определена частичная полугруппа на множестве допустимых последовательностей функций. Допустимые последовательности формализованы путем введения графа функций, задающего возможные для выполнения функции для различных состояний цифровой системы. Граф функций совместно с множествами входных взаимодействий для каждой функции задают спецификацию внешнего поведения цифровой системы Установлено, что если допустимость последовательного выполнения двух функций зависит от выполненных ранее функций и состояния цифровой системы, то некоторые функции должны быть разделены на подфункции. Показано, что набор отладочных тестов должен включать в себя как проверку выполнения последовательностей функций, так и правильность выполнения каждой функции с различными наборами параметров

• Просмотров: 764 | Комментариев : 0

Рассмотрены проблемы логического и временного анализа, возникающие на этапах проектирования и оптимизации сложно-функциональных блоков СБИС. Предложен новый метод логико-временного моделирования КМОП-схем на основе интервальных оценок, обеспечивающий интеграцию двух противоположных подходов к решению задачи анализа быстродействия - анализа критических путей и моделирования тестовых последовательностей. Выбор интервального подхода обусловлен существенным возрастанием удельного веса вариаций параметров нанометровых элементов в расчете быстродействия.

• Просмотров: 1287 | Комментариев : 0

Рассмотрены проблемы логического и временного анализа, возникающие на этапе характеризации сложных заказных блоков КМОП СБИС. Предложена обобщенная логико-временная модель функционального блока, объединяющая в себе как логическую функцию на основе SP-DAG-гpaфa, так и иерархическую структуру схемы, раскрытую до транзисторного уровня. Предложен модифицированный метод исключения Гаусса для экстракции обобщенной модели блока из транзисторного описания схемы. На основе полученной модели схемы проведены оценка nроводимостей и емкостей, а также анализ задержек. Разработан алгоритм на основе метода ветвей и границ, позволяющий анализировать задержки для большого числа различных комбинаций входных воздействий, не применяя полного моделирования.

• Просмотров: 420 | Комментариев : 0