The modem problems of the logical and timing analyses, which occur during the characterization of the CMOS VLSI blocks, have been considered. To solve this problem, the generalized logical-timing model of the functional block has been proposed. Such model, using the SP-DAG structure, includes both the logical function and the hierarchical representation of the circuit given at the transistor level. The Gaussian elimination method for the block generalized model extraction from the circuit netlist has been proposed. The estimation of conductance and capacitance values, as well as the delay analysis has been performed on the basis of the proposed model. Also, the branch and bound algorithm, enabling designers to verify the delays for a big number of different input patterns without the need of electrical simulation, has been proposed.
Рассмотрены проблемы логического и временного анализа, возникающие на этапе характеризации сложных заказных блоков КМОП СБИС. Предложена обобщенная логико-временная модель функционального блока, объединяющая в себе как логическую функцию на основе SP-DAG-гpaфa, так и иерархическую структуру схемы, раскрытую до транзисторного уровня. Предложен модифицированный метод исключения Гаусса для экстракции обобщенной модели блока из транзисторного описания схемы. На основе полученной модели схемы проведены оценка nроводимостей и емкостей, а также анализ задержек. Разработан алгоритм на основе метода ветвей и границ, позволяющий анализировать задержки для большого числа различных комбинаций входных воздействий, не применяя полного моделирования.