Для быстрого сложения двух многоразрядных двоичных чисел в настоящее время эффективными считаются параллельно-префиксные сумматоры (ППС). Известно несколько ППС с разными временными и аппаратными характеристиками, в частности сумматор Когге - Стоуна отличается высоким быстродействием по сравнению с другими ППС. Однако данный сумматор имеет большое количество логических элементов и, следовательно, занимает большую площадь, что приводит к росту его цены. В работе проанализирован сумматор Когге - Стоуна. Для снижения его аппаратных и временных затрат разработан модифицированный ППС. Проведено сравнение сумматоров по занимаемой площади и максимальной задержке выполнения операции. Реализована схема проверки результатов для подтверждения достоверности работы модифицированного сумматора. Моделирование этой схемы осуществлено в среде САПР Altera Quartus-II. В результате установлено, что при выполнении операций с 32- и 64-разрядными операндами разработанный сумматор дает снижение занимаемой площади на 11 и 16,5 % соответственно и максимальной задержки на 7 % по сравнению с сумматором Когге - Стоуна.
При разработке вторичных источников питания наиболее важными составляющими являются повышенный КПД и сниженные массогабаритные параметры. В работе предложены алгоритмы коммутации транзисторов силовой цепи, предназначенные для использования в источниках питания, оборудованных цифровой системой управления. Работа алгоритмов построена на определении моментов времени в процессе преобразования энергии, когда коммутация транзистора происходит с минимальной потерей энергии. В отличие от существующих в рассматриваемых алгоритмах определено несколько таких моментов, и дальнейшая их работа заключается в формировании последовательности управляющих импульсов. Показано, что данная последовательность позволяет коммутировать транзистор в определяемые моменты с разными интервалами времени и носит квазирезонансный характер. Представленные алгоритмы осуществляют коррекцию выходных параметров источника питания за счет использования частотно-импульсной модуляции и коррекции генерируемой последовательности управляющих импульсов. Применение предложенных алгоритмов позволяет снизить уровень загруженности контроллера операциями общения с аналого-цифровым преобразователем до 40 % и уровень электромагнитных помех не менее чем в 2 раза по сравнению с существующими алгоритмами. Наиболее важное их преимущество - модернизированный квазирезонансный подход в определении моментов коммутации силовых ключей, позволяющий поддерживать минимальный уровень теряемой на переключение энергии, увеличить КПД источника питания и уменьшить размер системы отвода тепла.
В современных микропроцессорах для сокращения временных затрат широко применяется арифметико-логическое устройство (АЛУ) с ускоренной организацией арифметического переноса, характеризующееся высоким быстродействием по сравнению с АЛУ с последовательной организацией арифметического переноса. Однако при наращивании разрядности входных данных время работы такого АЛУ линейно возрастает с ростом числа разрядов. Разработка эффективного АЛУ для обеспечения более высокой производительности, чем существующие известные решения, является актуальной задачей. В работе выполнен анализ АЛУ с последовательной и ускоренной организацией арифметического переноса. Для повышения скорости работы разработано многоразрядное АЛУ. Моделирование всех схем АЛУ осуществлено в среде САПР Altera Quartus-II. Проведено сравнение по количеству логических элементов и максимальной задержке в отчете моделирования схем АЛУ для 4, 8, 16, 32 и 64 разрядов. Реализована схема проверки результатов для подтверждения достоверности функционирования разработанного АЛУ. Установлено, что при выполнении операций с 64-разрядными операндами разработанное АЛУ дает снижение максимальной задержки на 53 % по сравнению АЛУ с последовательной организацией арифметического переноса и на 35,5 % по сравнению с АЛУ с ускоренной организацией арифметического переноса.
При изготовлении преобразователей энергии значительное внимание уделяется высокой надежности при максимальной их миниатюризации. Также к конструкции и технологии создания преобразователей энергии предъявляются жесткие требования в части эффективного отвода тепла. В работе рассмотрена концепция изготовления DC/DC-преобразователей энергии с уменьшенными массогабаритными параметрами за счет отказа от систем отвода тепла. Предложено использовать коммутационные платы на основе алюмонитридной керамики, имеющей теплопроводность 180-200 Вт/(м·К). Для дополнительного снижения потерь энергии на перегрев компонентов (в преобразователь энергии) интегрирована цифровая система управления процессом коммутации силовых ключей. Значительное снижение высоты экспериментального образца достигнуто заменой моточного трансформатора на планарный. Отработка концепции на экспериментальном образце позволила получить следующие результаты: увеличена удельная мощность с 2,18 до 3,23 кВт/дм; увеличена пиковая удельная мощность с 5,66 до 8,4 кВт/дм; снижена высота с 32 до 13 мм; уменьшен объем с 0,115 до 0,077 дм; увеличен КПД с 85 до 88,6 %.
Сумматор представляет собой логический операционный узел, выполняющий арифметическое сложение двух двоичных чисел в арифметико-логических устройствах в составе процессоров. Выделяют два типа сумматоров: одноразрядные и многоразрядные. В зависимости от схемной реализации сумматоры имеют компромисс между скоростью и количеством используемых логических элементов. В работе проведен сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров. Исследованы три архитектуры параллельных сумматоров с распространяющимся переносом (ПСРП): сумматор с последовательным переносом (СПП), сумматор с ускоренным переносом (СУП) и параллельный префиксный сумматор (ППС). Выбрана оптимальная схема ПСРП путем сравнительного анализа вариантов схем по характеристикам при повышении разрядности слагаемых. Проведены анализ и синтез схем сумматоров и выведены аналитические выражения для построения трех ПСРП. Выполнены аппаратные реализации одноразрядных сумматоров и трех ПСРП, а также анализ количества логических элементов и скорости работы при повышении разрядности. Сравнительный анализ результатов показал недостатки и преимущества каждого сумматора. При построении 64-разрядного сумматора ППС дает выигрыш по быстродействию 65 % по сравнению с СУП и 88 % по сравнению с СПП. Сравнение по количеству логических элементов показывает, что преимущество СПП составляет 35 % по сравнению с СУП и 59 % с ППС.
Проектирование эффективных двоичных сумматоров - актуальная задача, от решения которой зависит производительность действующих устройств. В настоящее время параллельно-префиксная структура сумматора считается эффективной для выполнения операции сложения двух многоразрядных двоичных чисел. Существует несколько вариантов сумматоров с различными характеристиками по быстродействию и аппаратным затратам. В работе исследован модифицированный вариант параллельно-префиксного сумматора и проведено сравнение его параметров с сумматорами Sklansky, Kogge-Stone, Brent-Kung и Lander-Fischer. Моделирование сумматоров выполнено в среде САПР Quartus II. Проведен сравнительный анализ сумматоров по аппаратным и временным затратам. Анализ результатов моделирования показал, что при выполнении сложения 32-разрядных двоичных чисел предложенный сумматор имеет лучшее быстродействие по сравнению с другими сумматорами, а также дает снижение сложности на 26 % по сравнению с сумматором Kogge-Stone.
Описана концепция сопряженного проектирования миниатюрных бортовых информационно-управляющих систем и аппаратно-программных комплексов для их тестирования, обеспечивающая сокращение времени на разработку и повышение степени интеграции. Показано, что эффект достигнут за счет участия разработчика радиоэлектронной аппаратуры в составлении технического задания на специализированные интегральные схемы, а также в самом процессе их разработки с учетом всех необходимых способов формирования тестовых воздействий и диагностики системы в целом.