Проектирование эффективных двоичных сумматоров - актуальная задача, от решения которой зависит производительность действующих устройств. В настоящее время параллельно-префиксная структура сумматора считается эффективной для выполнения операции сложения двух многоразрядных двоичных чисел. Существует несколько вариантов сумматоров с различными характеристиками по быстродействию и аппаратным затратам. В работе исследован модифицированный вариант параллельно-префиксного сумматора и проведено сравнение его параметров с сумматорами Sklansky, Kogge-Stone, Brent-Kung и Lander-Fischer. Моделирование сумматоров выполнено в среде САПР Quartus II. Проведен сравнительный анализ сумматоров по аппаратным и временным затратам. Анализ результатов моделирования показал, что при выполнении сложения 32-разрядных двоичных чисел предложенный сумматор имеет лучшее быстродействие по сравнению с другими сумматорами, а также дает снижение сложности на 26 % по сравнению с сумматором Kogge-Stone.
-
Ключевые слова:
параллельно-префиксный сумматор (ППС), сумматоры Sklansky, Kogge-Stone, Brent-Kung, Lander-Fischer, схематичные узлы, префиксное дерево, логический элемент, сложность по Квайну, задержка
-
Для цитирования:
Якунин А.Н., Аунг Мьо Сан. Исследование и модификация многоразрядного параллельно-префиксного сумматора // Изв. вузов. Электроника. – 2019. – Т. 24. – № 2. – С. 197–207. DOI: 10.24151/1561-5405-2019-24-2-197-207
Аунг Мьо Сан
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
1. Червяков Н.И., Ляхов П.А., Валуева М.В., Криволапова О.В. Сравнительный анализ аппаратной реализации сумматоров на FPGA // Наука. Инновации. Технологии. – 2016. – №4. – С. 99–108.
2. Дэвид Д.Х., Сара Л.Х. Цифровая схемотехника и архитектура компьютера. – 2-е изд. – Нью-Йорк, 2013. – C. 609–610.
3. Aung Myo San, Yakunin A.N. Reduction of the hardware complexity of a parallel prefix adder // Intern. Conf. ElConRus-2019 (Saint-Petersburg, Moscow, 28–31 Jan 2019). – Moscow: MIET, 2019. – P. 1348–1349.
4. Mohanraj M., Nethaji B., Nithya S., Nivetha N. Design of low-power parallel prefix adder Kogge-Stone for high-speed computing // International Journal of Advanced Information Sciences and Technology (IJAIST). – 2014. – Vol. 27. – No. 27. – P. 132–135.
5. Sunil M., Ankith R.D., Manjunatha G.D., Premananda B.S. Design and imple-mentation of faster parallel prefix Kogge-Stone adder // International Journal of Electrical and Electronic Engineering and Communications. – 2014. – Vol. 3. – No. 1. – P. 116–118.
6. Якунин А.Н., Аунг Мьо Сан. Повышение скорости работы многоразрядного двоичного умножителя // Сб. тр. VII Всероссийской науч.-техн. конф. «Проблемы разработки перспективных микро- и наноэлектронных систем – 2018 (МЭС-2018)». – 2018. – Вып. II. – С. 149–155. – DOI: 10.31114/2078-7707-2018-2-149-155.
7. Якунин А.Н., Аунг Мьо Сан. Сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров // Изв. вузов. Электроника. – 2018. – Т. 23. – №3. – С. 293–303. – DOI: 10.24151/1561-5405-2018-23-3-293-303.
8. Kowsalya P., Malathi M., Ramanathan P. Low power parallel prefix adder // Ap-plied Mechanics and Materials. – 2014. – Vol. 573. – P. 197.
9. Neha Tyagi, Neeraj Kumar Sharma. Differentiate different methodology for de-sign of vedic multiplier // International Journal for Research in Applied Science & Engi-neering Technology (IJRASET). – 2017. – Vol. 5. – Iss. VI. –P. 1353.
10. Chaitanya Kumara P., Nagendra R. Design of 32 bit parallel prefix adders // IOSR Journal of Electronics and Communication Engineering (IOSR-JECE). – 2013. – Vol. 6. – Iss. 1. – P. 3–4.