Для быстрого сложения двух многоразрядных двоичных чисел в настоящее время эффективными считаются параллельно-префиксные сумматоры (ППС). Известно несколько ППС с разными временными и аппаратными характеристиками, в частности сумматор Когге - Стоуна отличается высоким быстродействием по сравнению с другими ППС. Однако данный сумматор имеет большое количество логических элементов и, следовательно, занимает большую площадь, что приводит к росту его цены. В работе проанализирован сумматор Когге - Стоуна. Для снижения его аппаратных и временных затрат разработан модифицированный ППС. Проведено сравнение сумматоров по занимаемой площади и максимальной задержке выполнения операции. Реализована схема проверки результатов для подтверждения достоверности работы модифицированного сумматора. Моделирование этой схемы осуществлено в среде САПР Altera Quartus-II. В результате установлено, что при выполнении операций с 32- и 64-разрядными операндами разработанный сумматор дает снижение занимаемой площади на 11 и 16,5 % соответственно и максимальной задержки на 7 % по сравнению с сумматором Когге - Стоуна.
Аунг Мьо Сан
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
Хан Мьо Хтун
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
1. Якунин А.Н., Аунг Мьо Сан. Сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров // Изв. вузов. Электроника. 2018. Т. 23. №3. C. 299–301.
2. Daphni S., Vijula Grace K.S. A review analysis of parallel prefix adders for better performance in VLSI applications // IEEE Intern. Conf. on Circuits and Systems (Thiruvananthapuram, India). 2017. P. 103–106.
3. Daphni S., Vijula S.K. Grace. Design and analysis of 32-bit parallel prefix adders for low power VLSI applications // Advances in Science, Technology and Engineering Systems. 2019. Vol. 4. P. 102–106.
4. Rahila K C., Sajesh Kumar U. A Comprehensive comparative analysis of parallel prefix adders for ASIC implementation // Intern. Conf. on Systems Energy and Environment (GCE Kannur, Kerala, July 2019). 2019.
P. 1–5.
5. Aung Myo San, Yakunin A.N. Reduction of the hardware complexity of a parallel prefix adder // Intern. Conf. EIConRus-2018 (Saint-Petersbug, Moscow, 28 – 31 Jan. 2018). M.: MIET, 2018. P. 1348–1349.
6. Penchalaiah U., Siva Kumar V.G. Design of high-speed and energy-efficient parallel prefix Kogge – Stone adder // IEEE International Conference on System, Computation, Automation and Networking (Pondicherry,
India, 6–7 July 2018). 2018. P. 1–6.
7. Якунин А.Н., Аунг Мьо Сан. Повышение скорости работы многоразрядного двоичного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018): cб. тр.
VII Всероссийской науч.-техн. конф. 2018. Вып. II. С. 149–151.
8. Якунин А.Н., Аунг Мьо Сан. Исследование и модификация многоразрядного параллельно-префиксного сумматора // Изв. вузов. Электроника. 2019. Т. 24. №2. С. 197–207.
9. Червяков Н.И., Ляхов П.А., Валуева М.В., Криволапова О.В. Сравнительный анализ аппаратной реализации сумматоров на FPGA // Наука. Инновации. Технологии. 2016. № 4. С. 99–108.
10. Дэвид М.Х., Сара Л.Х. Цифровая схемотехника и архитектура компьютера. 2-е изд. Нью-Йорк, 2013. C. 618–649.