Сумматор представляет собой логический операционный узел, выполняющий арифметическое сложение двух двоичных чисел в арифметико-логических устройствах в составе процессоров. Выделяют два типа сумматоров: одноразрядные и многоразрядные. В зависимости от схемной реализации сумматоры имеют компромисс между скоростью и количеством используемых логических элементов. В работе проведен сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров. Исследованы три архитектуры параллельных сумматоров с распространяющимся переносом (ПСРП): сумматор с последовательным переносом (СПП), сумматор с ускоренным переносом (СУП) и параллельный префиксный сумматор (ППС). Выбрана оптимальная схема ПСРП путем сравнительного анализа вариантов схем по характеристикам при повышении разрядности слагаемых. Проведены анализ и синтез схем сумматоров и выведены аналитические выражения для построения трех ПСРП. Выполнены аппаратные реализации одноразрядных сумматоров и трех ПСРП, а также анализ количества логических элементов и скорости работы при повышении разрядности. Сравнительный анализ результатов показал недостатки и преимущества каждого сумматора. При построении 64-разрядного сумматора ППС дает выигрыш по быстродействию 65 % по сравнению с СУП и 88 % по сравнению с СПП. Сравнение по количеству логических элементов показывает, что преимущество СПП составляет 35 % по сравнению с СУП и 59 % с ППС.
Аунг Мьо Сан
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
1. Воробьев Н.В., Якунин А.Н. Схемотехника ЭВМ. Ч.1. Комбинационные схемы: учеб. пособие. – М.: МИЭТ, 2009. – 84 с.
2. Потехин В.А. Схемотехника цифровых устройств: учеб. пособие для вузов. – Томск: В-Спектр, 2012. – С. 146–168.
3. Базарова С. Б-М. Сумматоры: методические указания к лабораторной работе. – Улан-Удэ: Изд-во ВСГТУ, 2006. – С. 9.
4. Zimmermann R. Binary adder architectures for cell-based VLSI and their synthesis. – Zurich, 1997. – P. 32–34.
5. Rashmi Rahul Kulkarni. Comparison among different adders // IOSR J. of VLSI and Signal Processing. – 2015. – Vol. 5. – Iss. 6. – P. 1.
6. Amita1, Mrs. Nitin Sachdeva. Design and analysis of carry look ahead adder using CMOS technique // IOSR J. of Electronics and Communication Engineering. – 2014. – Vol. 9. – Iss. 2. – P. 1.
7. Sumant Dalmiya B.E. A comparative study of adders // Thesis for the Degree of Master of Science in Engineering (Austin, December 2015). – 2015. – P. 11–12.
8. Chaitanya Kumari P., Nagendra R. Design of 32 bit parallel prefix adders // IOSR J. of Electronics and Communication Engineering. – 2013. – Vol. 6. – Iss. 1. – P. 2.
9. Money Harris D., Sarah L.H. Digital design and computer architecture. – 2nd ed. – N. Y., 2013. – P. 237–239.