1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2018-23-3-293-303004.315.2Интегральные радиоэлектронные устройстваComparative Analysis of Characteristics of Binary Multi-Bit Parallel AddersСравнительный анализ характеристик двоичных многоразрядных параллельных сумматоровЯкунин Алексей Николаевич ЯкунинАлексей Николаевич NikolaevichYakunin AlekseyYakunin Aleksey Nikolaevich Аунг Мьо СанАунг Мьо СанSanAung MoAung Mo SanНациональный исследовательский университет «МИЭТ», г. Москва, Россия293303http://ivuz-e.ru/issues/3-_2018/sravnitelnyy_analiz_kharakteristik_dvoichnykh_mnogorazryadnykh_parallelnykh_summatorov/http://ivuz-e.ru/download/3_2018_2220.pdf

The adder represents a logic operation unit, executing an arithmetic adding of two binary numbers in the arithmetic-logic devices being a part of the processors. Two types of the adders: single-bit and multibit ones have been distinguished. Depending on the scheme realization the adders have a compromise between the speed and the number of the logic elements being used. In this study a comparative analysis of the characteristics of the binary multibit parallel adders has been performed. Three architectures of parallel carry-propagate adders (CPA): ripple-carry adder (RCA), carry look-ahead adder CLA) and parallel prefix adder (PPA) have been studied. An optimal scheme of CPA using the comparative analysis of variants of schemes has been chosen by the characteristics with an increasing number of input bits. The analysis and synthesis of the adder schemes have been executed and the analytical expressions for constructing three CPA have been performed. The hardware implementations of single-bit adders and three CPA as well as the analysis of the number of logic elements and of the work speed with increasing the number of bits have been executed. The comparative analysis of parameters has shown that each adder has its own disadvantages and advantages. When building the 64-bit adder CPA gives a speed advantage of 65% with CLA and 88% compared with RCA. The comparison by the number of the logic elements shows that the advantage of RCA is 35% compared to CLA and 59% to PPA.

Сумматор представляет собой логический операционный узел, выполняющий арифметическое сложение двух двоичных чисел в арифметико-логических устройствах в составе процессоров. Выделяют два типа сумматоров: одноразрядные и многоразрядные. В зависимости от схемной реализации сумматоры имеют компромисс между скоростью и количеством используемых логических элементов. В работе проведен сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров. Исследованы три архитектуры параллельных сумматоров с распространяющимся переносом (ПСРП): сумматор с последовательным переносом (СПП), сумматор с ускоренным переносом (СУП) и параллельный префиксный сумматор (ППС). Выбрана оптимальная схема ПСРП путем сравнительного анализа вариантов схем по характеристикам при повышении разрядности слагаемых. Проведены анализ и синтез схем сумматоров и выведены аналитические выражения для построения трех ПСРП. Выполнены аппаратные реализации одноразрядных сумматоров и трех ПСРП, а также анализ количества логических элементов и скорости работы при повышении разрядности. Сравнительный анализ результатов показал недостатки и преимущества каждого сумматора. При построении 64-разрядного сумматора ППС дает выигрыш по быстродействию 65 % по сравнению с СУП и 88 % по сравнению с СПП. Сравнение по количеству логических элементов показывает, что преимущество СПП составляет 35 % по сравнению с СУП и 59 % с ППС.

параллельный сумматор с распространяющимся переносом (ПСРП)сумматор с последовательным переносом (СПП)сумматор с ускоренным переносом (СУП)параллельный префиксный сумматор (ППС)время задержкиколичество используемых логических элементов Воробьев Н.В., Якунин А.Н. Схемотехника ЭВМ. Ч.1. Комбинационные схемы: учеб. пособие. – М.: МИЭТ, 2009. – 84 с.Потехин В.А. Схемотехника цифровых устройств: учеб. пособие для вузов. – Томск: В-Спектр, 2012. – С. 146–168.Базарова С. Б-М. Сумматоры: методические указания к лабораторной работе. – Улан-Удэ: Изд-во ВСГТУ, 2006. – С. 9.Zimmermann R. Binary adder architectures for cell-based VLSI and their synthesis. – Zurich, 1997. – P. 32–34.Rashmi Rahul Kulkarni. Comparison among different adders // IOSR J. of VLSI and Signal Processing. – 2015. – Vol. 5. – Iss. 6. – P. 1.Amita1, Mrs. Nitin Sachdeva. Design and analysis of carry look ahead adder using CMOS technique // IOSR J. of Electronics and Communication Engineering. – 2014. – Vol. 9. – Iss. 2. – P. 1.Sumant Dalmiya B.E. A comparative study of adders // Thesis for the Degree of Master of Science in Engineering (Austin, December 2015). – 2015. – P. 11–12.Chaitanya Kumari P., Nagendra R. Design of 32 bit parallel prefix adders // IOSR J. of Electronics and Communication Engineering. – 2013. – Vol. 6. – Iss. 1. – P. 2.Money Harris D., Sarah L.H. Digital design and computer architecture. – 2nd ed. – N. Y., 2013. – P. 237–239.