Персоналии

Воздействие шумов в сетях питания увеличивается из-за снижения напряжения питания и увеличения скоростей переключения цифровых схем. Поэтому разработка регуляторов напряжения с высоким коэффициентом подавления нестабильности питания (КПНП) очень важна. В работе предложен стабилизатор напряжения для обеспечения высокого КПНП при изменении тока нагрузки, зависящего от многих факторов, таких как технологический процесс, температура, режим работы и рабочая частота схем, подключенных к стабилизатору напряжения. В существующих стабилизаторах напряжения независимо от тока нагрузки для обеспечения максимального тока выходной каскад должен иметь большие размеры. При этом выходной каскад характеризуется сильными емкостными связями, что ухудшает значение КПНП. Показано, что предлагаемый регулятор помимо управления напряжением затвор-исток также управляет проводимостью выходного каскада путем включения или отключения дополнительных параллельных транзисторов. Схема управления сравнивает напряжение затвора транзистора выходного каскада с опорными напряжениями для определения необходимости изменения количества включенных транзисторов. Установлено, что калибровка обеспечивает высокий КПНП для различных токов нагрузки, так как отключенные транзисторы почти не влияют на его значение. Моделирование с помощью программы анализа HSpice показало улучшенные результаты по сравнению с существующими регуляторами напряжения. Минимальное значение КПНП возросло с 17,53 до 22,1 дБ для регулятора напряжения с p -МОП выходным каскадом и с 18,4 до 23,6 дБ для регулятора напряжения с n -МОП выходным каскадом. Площадь регулятора с низким падением напряжения увеличилась на 24 %.

• Просмотров: 1263 | Комментариев : 0

Конструкции современных цифровых сложных систем в основном моделируются на нескольких языках описания аппаратных средств, например Verilog/VHDL, Spice, Verilog-A и др. Подобные языки предназначены для описания только цифрового поведения системы. Такой подход значительно ускоряет процесс проектирования и верификации. Однако аналоговые блоки, находящиеся в среде верификации, вызывают различные функциональные неточности, поскольку они не описываются должным образом. В работе предложено использовать моделирование цифроаналогового преобразователя (ЦАП) на действительных числах. Концепция заключается в описании требуемых аналоговых моделей на языке SystemVerilog и использовании их при верификации UVM вместо SPICE-моделей. Модель ЦАП проверена совместным моделированием HSPICE и SystemVerilog. Показана его применимость в средах проверки RTL. Установлено, что цифровая среда с ЦАП, смоделированная на действительных числах, работает примерно в 8 раз быстрее, чем такая же среда с моделью SPICE. В то же время разница в напряжении выходного сигнала между моделями на действительных числах и SPICE составляет менее 2 мВ.

• Просмотров: 643 | Комментариев : 0