Схема синхронизации при вводе-выводе играет важную роль с целью достижения максимальной скорости и достоверности передачи данных при функционировании памяти. В работе представлена архитектура интерфейса устройства тестового диагностирования синхронной памяти с двойной скоростью передачи данных (DDR SDRAM). Показано, что предлагаемые компоненты интерфейса обеспечивают формирование двунаправленного синхросигнала для стробирования записываемых и считываемых данных при выполнении тестового диагностирования микросхем и устройств памяти DDR SDRAM. По сравнению с традиционными методами предлагаемые компоненты интерфейса выполнены на интегральных электронных элементах, что позволяет уменьшить их габариты и снизить энергопотребление. Установлено, что при применении многофазной системы синхронизации для реализации интерфейса можно исключить использование линий задержки, недостатками которых являются большие габаритные размеры и сложность изменения времени задержки. Рассмотренные компоненты интерфейса предназначены для применения в устройствах тестового диагностирования, имеющих мультипроцессорную структуру, что способствует повышению быстродействия формирования тестовых воздействий и эталонных реакций. Выполненное функциональное моделирование и отладка формирователей стробирующих сигналов подтверждают осуществимость конструкций. Предлагаемый интерфейс позволяет выполнять тестовое диагностирование современных быстродействующих микросхем и модулей полупроводниковой памяти на рабочей частоте, в связи с чем повышается уровень достоверности полученных результатов. Компоненты интерфейса могут применяться при производстве средств тестового диагностирования современных быстродействующих запоминающих устройств.
1. Белоусов С., Мёрдок Б. Особенности памяти LPDDR5 и ее поддержка // Электроника: наука, технология, бизнес. 2020. № 4 (195). С. 70–77. DOI: https://doi.org/10.22184/1992-4178.2020.195.4.70.77
2. DDR5/4/3/2: How Memory Density and Speed Increased with each Generation of DDR / VIP Central // SYNOPSYS: [Web] / Synopsys, Inc. 27.02.2019. URL: https://blogs.synopsys.com/vip-central/2019/02/27/ddr5-4-3-2-how-memory-density-and-speed-increased-with-each-generation-of-ddr/ (дата обращения: 16.08.2020).
3. Махаджан Р. Принципы проектирования интерфейсов памяти, лежащие в основе перехода от DDR2 к DDR3 / пер. с англ. Г. Городецкой // Компоненты и технологии. 2010. № 9 (110). С. 135–138.
4. Islam M.A., Arafath M.Y., Hasan M.J. Design of DDR4 SDRAM controller // 8th International Conference on Electrical and Computer Engineering (ICECE). Dhaka: IEEE, 2014. P. 148–151. DOI: https://doi.org/10.1109/ICECE.2014.7026950
5. Bonatto A.C., Soares A.B., Susin A.A. DDR SDRAM controller IP designed for reuse // Design & Reuse: [Web] / Design and Reuse. 2014. URL: https://www.design-reuse.com/articles/20146/ddr-sdram-controller-ip.html (дата обращения: 06.04.2020).
6. Bonatto A.C., Soares A.B., Susin A.A. DDR SDRAM memory controller validation for FPGA synthesis // LATW2008: Proceedings of the 9th IEEE Latin-American Test Workshop. Puebla: IEEE, 2008. P. 177–182.
7. Sirisha G., Subhakararao B. Design and implementation of DDR SDRAM controller based on FPGA in satellite navigation system // International Journal of Research in Advent Technology. 2015. Vol. 3. No. 1. P. 90–95.
8. Евдокимов А.П., Рябцев В.Г., Меликов А.В. Принципы проектирования устройств тестового диагностирования быстродействующих микросхем и модулей полупроводниковой памяти // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2018. № 2. С. 23–30. DOI: https://doi.org/10.31114/2078-7707-2018-2-23-30
9. Методы и средства повышения надежности модулей памяти компьютеров: монография / С.В. Волобуев, А.П. Евдокимов, А.В. Меликов и др. Волгоград: Волгоградский ГАУ, 2018. 280 с.
10. Ryabtsev V.G., Almadi M. New technology for memory tests design // International Journal of Modern Trends in Engineering and Research. 2015. Vol. 2. Iss. 7. Р. 520–526.
11. Ryabtsev V., Evseev K., Almadi M. The concept of memory device diagnosis algorithm design // Journal of Multidisciplinary Engineering Science and Technology (JMEST). 2016. Vol. 3. Iss. 10. P. 5771–5774.