Известия высших учебных заведений. Электроника home

Использование многозначных и бинарных диаграмм решений при синтезе схем модулярных умножителей

Раздел находится в стадии актуализации

Проблема реализации модулярных умножителей в заказных СБИС и схем в базисе FPGA актуальна в тех случаях, когда синтезаторы не поддерживают модулярные операции, например в VHDL это операции mod (модуль), rem (вычисление остатка от деления), вычисление частного. В работе приведены результаты экспериментов по схемной реализации 2-, 3- и 4-операндных модулярных умножителей в библиотеке проектирования заказных СБИС и FPGA. Исходные описания проектов модулярных умножителей заданы системами не полностью определенных (частичных) k-значных и булевых функций. Предварительная технологически независимая оптимизация направлена на минимизацию алгебраических многоуровневых представлений функций в классе многозначных (MDD) и бинарных (BDD) диаграмм решений. Синтезированные схемы оценены по площади и временной задержке. Установлено, что использование моделей частичных функций позволяет улучшить площади и временные задержки заказных СБИС и FPGA для небольших значений модуля. Результаты экспериментов свидетельствуют о том, что при синтезе схем модулярных умножителей в составе FPGA и применении системы проектирования Vivado (компания AMD (подразделение Xilinx)) целесообразно сравнивать схемные решения, полученные по функциональным описаниям модулярных умножителей, с решениями, полученными Vivado по синтезируемой VHDL-операции mod, и выбирать лучшие.

Ключевые слова: модулярный умножитель, система булевых функций, разложение Шеннона, бинарная диаграмма решений, многозначная диаграмма решений, синтез логической схемы, VHDL, заказная СБИС, FPGA
Опубликовано в разделе: Схемотехника и проектирование
Библиографическая ссылка: Бибило П. Н., Романов В. И. Использование многозначных и бинарных диаграмм решений при синтезе схем модулярных умножителей. Изв. вузов. Электроника. 2026;31(2):168–187. https://doi.org/10.24151/1561-5405-2026-31-2-168-187. EDN: SOAHXQ.

Бибило Петр Николаевич
Объединенный институт проблем информатики Национальной академии наук Беларуси, Беларусь, 220012, г. Минск, ул. Сурганова, 6

Романов Владимир Ильич
Объединенный институт проблем информатики Национальной академии наук Беларуси, Беларусь, 220012, г. Минск, ул. Сурганова, 6

1. Соловьев Р. А. Микроэлектронные устройства цифровой обработки сигналов на базе модулярных вычислительных структур: автореф. дис. … д-ра техн. наук. М.; 2018. 39 с.

Solovyev R. A. Microelectronic digital signal processing devices based on modular computing structures: extended abstract of the Dr. Sci. (Eng.) diss. Moscow; 2018. 39 p. (In Russ.).

2. Червяков Н. И., Сахнюк П. А., Шапошников А. В., Ряднов С. А. Модулярные параллельные вычислительные структуры нейропроцессорных систем. М.: Физматлит; 2003. 288 c. EDN: UGLCHX.

Chervyakov N. I., Sakhnyuk P. A., Shaposhnikov A. V., Ryadnov S. A. Modular parallel computing structures of neural processor systems. Moscow: Fizmatlit Publ.; 2003. 288 p. (In Russ.).

3. Salamat S., Shubhi S., Khaleghi B., Rosing T. Residue-Net: Multiplication-free neural network by in-situ no-loss migration to residue number systems. In: 2021 26th Asia and South Pacific Design Automation Conference (ASP-DAC). Tokyo: IEEE; 2021, pp. 222–228.

4. Samimi N., Kamal M., Afzalli-Kusha A., Pedram M. Res-DNN: A residue number system-based DNN accelerator unit. IEEE Trans. Circuits Syst. I: Regul. Pap. 2020;67(2):658–671. https://doi.org/10.1109/TCSI.2019.2951083

5. Тарасов И. Е. ПЛИС Xilinx. Языки описания аппаратуры VHDL и Verilog, САПР, приемы проектирования. М.: Горячая линия – Телеком; 2020. 538 с.

Tarasov I. E. FPGA Xilinx. Hardware description languages VHDL and Verilog, CAD, design techniques. Moscow: Goryachaya liniya – Telekom Publ.; 2020. 538 p. (In Russ.).

6. Соловьев В. В. Архитектуры ПЛИС фирмы Xilinx: CPLD и FPGA 7-й серии. М.: Горячая линия – Телеком; 2016. 392 с.

Solovyev V. V. Xilinx FPGA architectures: 7-series CPLD and FPGA. Moscow: Goryachaya liniya – Telekom Publ.; 2016. 392 р. (In Russ.).

7. Амербаев В. М., Соловьев Р. А., Тельпухов Д. В. Реализация библиотеки модульных арифметических операций на основе алгоритмов минимизации логических функций. Изв. ЮФУ. Технические науки. 2013;(7):221–225. EDN: QOUCVV.

Amerbaev V. M., Solovyev R. A., Telpukhov D. V. Library implementation of modular arithmetic operations, based on logic functions minimization algorithms. Izv. YuFU. Tekhnicheskie nauki = Izv. SFedU. Engineering Sciences. 2013;(7):221–225. (In Russ.).

8. Амербаев В. М., Соловьев Р. А., Тельпухов Д. В., Щелоков А. Н. Исследование эффективности модулярных вычислительных структур при проектировании аппаратных однотактных умножителей. Изв. ЮФУ. Технические науки. 2014;(7):248–254. EDN: SIRJWP.

Amerbaev V. M., Solovyev R. A., Telpukhov D. V., Schelokov A. N. A survey on efficiency of modular computing structures for single-cycle hardware multiplier design. Izv. YuFU. Tekhnicheskie nauki = Izv. SFedU. Engineering Sciences. 2014;(7):248–254. (In Russ.).

9. Тельпухов Д. В., Соловьев Р. А., Балака Е. С., Рухлов В. С., Михмель А. С. Особенности проектирования модулярных умножителей с помощью современных САПР. Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2016;(1):249–254. EDN: WQSEPT.

Telpukhov D. V., Solovyev R. A., Balaka E. S., Rukhlov V. S., Mikhmel A. S. Design features of the RNS-based multipliers using advanced CAD. Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) = Problems of Advanced Micro- and Nanoelectronic Systems Development (MES). 2016;(1):249–254. (In Russ.).

10. Brayton R. K., Hachtel G. D., McMullen C. T., Sangiovanni-Vincentelli A. L. Logic minimization algorithm for VLSI synthesis. Boston: Kluwer Acad. Publ.; 1984. xii, 194 p.

11. Gorodecky D., Sousa L. Two-operand modular multiplication to small bit ranges. In: Advanced Boolean Techniques. Eds R. Drechsler, S. Huhn. Cham: Springer; 2023, pp. 111–122. https://doi.org/10.1007/978-3-031-28916-3_8

12. Gorodecky D., Sousa L. Modular multiplication based on Boolean representations. In: 15^th International Workshop on Boolean Problems (Bremen, Germany, Sep. 22–23, 2022). Bremen: Univ. Bremen; 2022, pp. i–xi.

13. Бибило П. Н. Бинарные диаграммы решений в логическом проектировании. М.: URSS; Ленанд; 2024. 554 с.

Bibilo P. N. Binary decision diagrams in logical design. Moscow: URSS Publ.; Lenand Publ.; 2024. 554 p. (In Russ.).

14. Бибило П. Н. Применение диаграмм решений не полностью определенных функций k-значной логики при синтезе логических схем. Информатика. 2023;20(2):39–64. https://doi.org/10.37661/1816-0301-2023-20-2-39-64. EDN: GJQANE.

Bibilo P. N. Application of decision diagrams of incompletely specified of k-valued logic functions in the synthesis of logical circuits. Informatika = Informatics. 2023;20(2):39–64. (In Russ.). https://doi.org/10.37661/1816-0301-2023-20-2-39-64

15. Бибило П. Н., Романов В. И. Система логической оптимизации функционально-структурных описаний цифровых устройств на основе продукционно-фреймовой модели представления знаний. Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020;(4):9–16. https://doi.org/10.31114/2078-7707-2020-4-9-16. EDN: ZHOFRS.

Bibilo P. N., Romanov V. I. The system of logical optimization of digital circuits functional structural descriptions based on production-frame knowledge representation model. Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) = Problems of Advanced Micro- and Nanoelectronic Systems Development (MES). 2020;(4):9–16. (In Russ.). https://doi.org/10.31114/2078-7707-2020-4-9-16

Сведения о публикации

Загрузок: 0

УДК: 004.315
Тип публикации: Научная статья
Язык оригинала: Русский
DOI: 10.24151/1561-5405-2026-31-2-168-187
Идентификатор статьи в РИНЦ: SOAHXQ
Полнотекстовая версия: Перейти

Скачать: File not found (1.66 Мб) JATS XML