В связи с сокращением длительности технологического процесса при производстве интегральных схем эффекты, связанные с расположением КМОП-транзисторов, оказывают значительное влияние на характеристики транзистора. Моделирование влияния эффекта близости кармана (Well Proximity Effect, WPE) на ранних этапах позволяет ускорить проектирование ИС путем уменьшения количества итераций корректировки схемы, происходящих в результате учета эффекта WPE на этапе топологии. В работе предложено характеризовать эффект WPE вновь введенным параметром, зависящим только от профиля распределения легирующей примеси в подзатворной области транзистора. Проведено моделирование учета влияния эффекта WPE на характеристики КМОП-транзистора в схеме токового зеркала при разном расположении транзистора относительно границы кармана. Для проверки полученной модели выполнено ее сравнение с моделью, основанной на результатах тестирования реальных транзисторов в среде автоматического проектирования Cadence Virtuoso. Результаты эксперимента показали совпадение характера и количественную корреляцию эмпирической зависимости и зависимости, полученной путем вычислений по новой модели. Это позволит решать задачу компенсации эффекта WPE на ранних этапах проектирования ИС.
Антон Александрович Чердинцев
Московский физико-технический институт (национальный исследовательский университет), г. Долгопрудный, Россия АО «ПКК Миландр», г. Москва, Россия
Глеб Анатольевич Ковалев
Московский физико-технический институт (национальный исследовательский университет), г. Долгопрудный, Россия АО «ПКК Миландр», г. Москва, Россия
1. Sheng H., Bettinger T., Bates J. The impact of deep trench and well proximity on MOSFET performance // 2015 International Conference on Microelectronic Test Structures. 2005. P. 82–85.
2. DrennanP.G., KniffinиM.L., Locascio D.R. Implications of proximity effects for analog design // IEEE 2006 Custom Intergrated Circuits Conference. 2006. Vol. 21. P. 169–176
3. Hook T.B., Brown J., Cottrell P. Lateral ion implant straggle and mask proximity effect // IEEE Transactions on Electron Devices. 2003. Vol. 50. No. 9. P. 1946–1951.
4. Hook T.B., Brown J., Tian X. Proximity effects and VLSI design // 2005 IEEE International Conference on Integrated Circuit and Technology. 2005. P. 167–170.
5. Tuotian Liao, Lihong Zhang. Analog integrated circuit sizing and layout dependent effects: a review // Microelectronics and Solid State Electronics. 2014. Vol. 3(1A). P. 17–29.
6. Colin McAndrew. Proximity effect modeling. Operation and modeling of the MOS transistor. 3rd Ed., by Yannis Tsividis and Colin McAndrew. Oxford University Press, 2011. Ch. 9.
7. Watts J., Su K.-W., Basel M. Netlisting and modeling well-proximity effects // Transactions on Electron Devices. 2006. Vol. 53. No 9. P. 2179–2186.
8. Impact of well edge proximity effect on timing / T. Kanamoto, Y. Ogasahara, K. Natsume et al. //
IEICE Transactions on Fundamentals of Electronics Computer Scinsec. 2008. Vol 91-A. P. 3461–3464.
9. Layout dependent effect: impact on device performance and reability in recent CMOS nodes / C. Ndiaye, V. Huard, R. Bertholon et al. // 2016 IEEE International Integrated Reliability Workshop. 2016. P. 24–28.
10. Modeling well edge proximity effect on highly-scaled MOSFETs / Y-M. Sheu, K.-W. Su,
Sh.-J. Yang et al. // Proc. of the IEEE 2005 Custom Integrated Circuits Conference. 2005. Vol. 53. P. 831–834.