Возрастающие требования к скоростям высокоскоростных приемопередатчиков обусловливают многочисленные варианты реализации входящих в их состав критичных устройств. К таким устройствам относятся, в частности, устройства восстановления тактовых сигналов и данных (ВТСД) в составе высокоскоростных приемников. Для уменьшения числа вариантов построения устройств ВТСД целесообразно провести анализ доступной информации с учетом прежде всего прототипов со скоростями не ниже 10 Гбит/с, выполненных по субмикронной объемной КМОП-технологии и наиболее востребованных на практике. Это позволит выявить основные тенденции развития устройств ВТСД и облегчит решение задачи их проектирования. В работе на основании анализа публикаций последних лет выполнены обзор и классификация вариантов реализации устройств ВТСД. Приведены примеры конкретных вариантов реализации устройств ВТСД на архитектурном и схемотехническом уровнях согласно сформулированным критериям. Проанализирован состав основных функциональных блоков, достаточный для построения наиболее сложных архитектур устройств ВТСД. Приведено детальное описание принципов функционирования одного из перспективных прототипов устройств ВТСД и предложены альтернативные варианты реализации его отдельных узлов, направленные на улучшение параметров устройств ВТСД. Определена тенденция перевода блоков устройств ВТСД в цифровую часть, что дает очевидные преимущества с точки зрения несложной их реализации по технологии с низким напряжением питания ядра и проектирования с возможностью автоматизированного синтеза схемы и топологии по высокоуровневому представлению.
Раннев Николай Юрьевич
АО НПЦ «ЭЛВИС» (Россия, 124460, г. Москва, г. Зеленоград, ул. Конструктора Лукина, 14, стр. 14)
- Analog circuit design: High-speed clock and data recovery, high-performance amplifiers, power management / eds M. Steyaert, A. H. M. van Roermund, H. Casier. Dordrecht: Springer, 2008. XII, 358 p. DOI: 10.1007/978-1-4020-8944-2
- All-digital half-rate referenceless CDR with single direction frequency sweep scheme using asymmetric binary phase detector / Y. Changzhi, P. Himchan, H. Qiwei et al. // IEICE Electronics Express. 2020. Vol. 17. No. 6. Art. ID: 20200024. DOI: 10.1587/elex.17.20200024 EDN: CVOPMA
- Jeong D.-K. Topics in IC design. 6.1.Introduction to clock and data recovery: lecture course. Seoul: Seoul National Univ., 2020. 27 p.
- Hsieh M.-t., Sobelman G. E. Architectures for multi-gigabit wire-linked clock and data recovery // IEEE Circuits and Systems Magazine. 2008. Vol. 8. Iss. 4. P. 45-57. DOI: 10.1109/MCAS.2008.930152
- United States Patent and Trademark Office [Электронный ресурс]. URL: https://www.uspto.gov/(дата обращения: 06.03.2024).
- Walker R. C. Designing bang-bang PLLs for clock and data recovery in serial data transmission systems // Phase-locking in high-performance systems - from devices to architectures / ed. B. Razavi. S. l.: Wiley-IEEE Press, 2003. P. 34-45. DOI: 10.1109/9780470545492.ch4
- Talegaonkar M., Inti R., Hanumolu P. K. Digital clock and data recovery circuit design: Challenges and tradeoffs // 2011 IEEE Custom Integrated Circuits Conference (CICC). San Jose, CA: IEEE, 2011. P. 1-8. DOI: 10.1109/CICC.2011.6055346
- Razavi B. Challenges in the design of high-speed clock and data recovery circuits // IEEE Communications Magazine. 2002. Vol. 40. Iss. 8. P. 94-101. DOI: 10.1109/MCOM.2002.1024421
- A 4-to-10.5 Gb/s continuous-rate digital clock and data recovery with automatic frequency acquisition / G. Shu, W.-S. Choi, S. Saxena et al. // IEEE Journal of Solid-State Circuits. 2016. Vol. 51. Iss. 2. P. 428-439. DOI: 10.1109/JSSC.2015.2497963
- Kwon D.-H., Park Y.-S., Choi W.-Y. A clock and data recovery circuit with programmable multi-level phase detector characteristics and a built-in jitter monitor // IEEE Transactions on Circuits and Systems I: Regular Papers. 2015. Vol. 62. No. 6. P. 1472-1480. DOI: 10.1109/TCSI.2015.2415180
- Gimeno C., Bol D., Flandre D. Multilevel half-rate phase detector for clock and data recovery circuits // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2018. Vol. 26. Iss. 9. P. 1807-1811. DOI: 10.1109/TVLSI.2018.2826440
- A referenceless digital CDR with a half-rate jitter-tolerant FD and a multi-bit decimator /j. Kim, Y. Ko, J. Jin et al. // Electronics. 2022. Vol. 11. Iss. 4. Art. No. 537. DOI: 10.3390/electronics11040537
- A 12.5-mb/s to 2.7-Gb/s continuous-rate CDR with automatic frequency acquisition and data-rate readback / D. Dalton, K. Chai, E. Evans et al. // IEEE Journal of Solid-State Circuits. 2005. Vol. 40. Iss. 12. P. 2713-2725. DOI: 10.1109/JSSC.2005.856577
- A 12 Gb/s 0.9 mW/Gb/s wide-bandwidth injection-type CDR in 28 nm CMOS with reference-free frequency capture / T. Masuda, R. Shinoda, J. Chatwin et al. // IEEE Journal of Solid-State Circuits. 2016. Vol. 51. Iss. 12. P. 3204-3215. DOI: 10.1109/JSSC.2016.2594077
- A 1.8-pJ/b, 12.5-25-Gb/s wide range all-digital clock and data recovery circuit / M. Verbeke, P. Rombouts, H. Ramon et al. // IEEE Journal of Solid-State Circuits. 2018. Vol. 53. Iss. 2. P. 470-483. DOI: 10.1109/JSSC.2017.2755690
- A 25 Gb/s all-digital clock and data recovery circuit for burst mode applications in PONs / M. Verbeke, P. Rombouts, H. Ramon et al. // 2017 European Conference on Optical Communication (ECOC). Gothenburg: IEEE, 2017. P. 1-3. DOI: 10.1109/ECOC.2017.8346193
- A 1-16 Gb/s all-digital clock and data recovery with a wideband high-linearity phase interpolator / G. Wu, D. Huang, J. Li et al. // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2016. Vol. 24. Iss. 7. P 2511-2520. DOI: 10.1109/TVLSI.2015.2508045
- Cheng K.-H., Lai C.-W., Lo Y.-L. A CMOS VCO for 1V, 1GHz PLL applications // Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits. Fukuoka: IEEE, 2004. P. 150-153. DOI: 10.1109/APASIC.2004.1349433
- Pavithra A., Vivek K. A digital PLL using digitally controlled oscillator for low power consumption // AJAST. 2017. Vol. 1. Iss. 4. P. 24-27.
- Sheng D., Chung C.-C., Lan J.-C. A monotonic and low-power digitally controlled oscillator using standard cells for SoC applications // 2012 4th Asia Symposium on Quality Electronic Design (ASQED). Penang: IEEE, 2012. P. 123-127. DOI: 10.1109/ACQED.2012.6320487
- Sanchez-Azqueta C., Celma S. A phase detection scheme for clock and data recovery applications // 2011 20th European Conference on Circuit Theory and Design (ECCTD). Linköping: IEEE, 2011. P. 130-133. DOI: 10.1109/ECCTD.2011.6043294