The logic and timing analysis problems for design and optimization of VLSI IP-blocks have been considered. A new logic-timing simulation approach, which uses the interval estimation, has been proposed for CMOS circuits. The proposed approach unites two opposite methods of the timing analysis, such as the critical path search and input stimulus simulation. The interval approach has been chosen due to considerable variation increasing effect for the nanometer elements performance analysis.
Рассмотрены проблемы логического и временного анализа, возникающие на этапах проектирования и оптимизации сложно-функциональных блоков СБИС. Предложен новый метод логико-временного моделирования КМОП-схем на основе интервальных оценок, обеспечивающий интеграцию двух противоположных подходов к решению задачи анализа быстродействия - анализа критических путей и моделирования тестовых последовательностей. Выбор интервального подхода обусловлен существенным возрастанием удельного веса вариаций параметров нанометровых элементов в расчете быстродействия.