Методика формирования тестовых последовательностей на основе графовой модели иерархии кеш-памяти

Методика формирования тестовых последовательностей на основе графовой модели иерархии кеш-памяти

Проверка иерархии кеш-памяти в современных системах на кристалле из-за большого пространства состояний требует огромного количества сложных тестов. Это становится основной проблемой для функциональной верификации при проектировании систем на кристалле. В работе для охвата всего пространства состояний предложены графовая модель иерархии кеш-памяти, а также методика генерации формирования тестовых последовательностей на основе этой модели, вершины которой представляют собой множество состояний (теги, значения и т.д.) каждого уровня иерархии, а ребра - множество переходов между состояниями (инструкции для чтения, записи). Разработанная графовая модель описывает все состояния иерархии кеш-памяти. Каждое ребро в графе является отдельной проверочной последовательностью. В случае возникновения недетерминированных ситуаций, например при выборе канала (порта) для многоканальной кеш-памяти, не удастся разрешить их на уровне графовой модели, поскольку выбор канала зависит от многих факторов, включая доступ к памяти со стороны других устройств, которые не рассматриваются в рамках модели. Поэтому предложено создать для каждого из вариантов поведения отдельный экземпляр подграфа в графовой модели, т.е. отдельный подграф для каждого канала. При проверке иерархии многопортовой кеш-памяти разрабатываемого ядра с новой векторной архитектурой VLIW DSP с помощью описанной методики выявлено несколько архитектурных и функциональных ошибок. В дальнейшем эта методика может применяться для тестирования других процессорных ядер и их блоков.
Антон Витальевич Гаращенко
Национальный исследовательский университет МИЭТ; АО НПЦ «ЭЛВИС»
Лариса Геннадьевна Гагарина
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
Поделиться