Разработанные на сегодняшний день математические модели, описывающие механизм деградации подзатворного диэлектрика, позволяют определить значение времени наработки до отказа устройства в зависимости от его внутренних свойств и условий эксплуатации. Данные модели существенно снижают временные и материальные затраты на проведение тестирования и обработку больших массивов экспериментальных данных. В работе проведено исследование подзатворных диэлектриков на основе SiO в n - и p -канальных МОП-транзисторах. Выявлено, что при воздействии электрическим полем на подзатворный диэлектрик толщиной 5,3 нм деградация наиболее вероятно происходит согласно термохимической модели ( Е -модели), а толщиной 7 нм - согласно модели анодной инжекции дырок (1/ Е -модели). Рассчитаны коэффициенты и проведен анализ математических моделей, позволяющих определить срок службы подзатворных диэлектриков на основе SiO толщиной 7 нм в n - и p -канальных МОП-транзисторах и толщиной 5,3 нм в n -канальных МОП-транзисторах, при разных значениях их площади, рабочего напряжения и температуры. Данное исследование может служить методом контроля и определения качества подзатворных диэлектриков изготавливаемых МОП-транзисторов.
Дарья Андреевна Елисеева
Национальный исследовательский университет «МИЭТ», г. Москва, Россия; ООО «НМ-Тех», г. Москва, Россия
1. Reliability wearout mechanisms in advanced CMOS technologies / A. Strong, E. Wu, R. Vollertsen et al. // IEEE Press Series on Microelectronic Systems. 2009. P. 209–330.
2. White M., Bernstein J. Microelectronics reliability: physics-of-failure based modeling and lifetime eval-uation // NEPP Program Office of Safety and Mission Assurance. 2008. 210 p.
3. Wu B. Time dependent breakdown of gate oxide and prediction of oxide gate lifetime. San Francisco State University, 2012. 42 p.
4. McPherson J., Kim J., Shanware A., Mogul H.C. Thermochemical description of dielectric breakdown in high dielectric constant materials // Applied Physics Letters. 2003. Vol. 82. No. 13. P. 2121–2123.
5. Borja J.P., Plawsky J.L., Lu T. Dielectric breakdown in gigascale electronics // SpringerBriefs in Mate-rials. 2016. P. 11–19.
6. Interplay of voltage and temperature acceleration of oxide breakdown for ultra-thin gate oxides / E. Wu, J. Suñé, W.L. Lai et al. // Solid-State Electronics. 2002. Vol. 46. P. 1787–1798.
7. Wu E. Comprehensive physics-based breakdown model for reliability assessment of oxides with thick-ness ranging from 1 nm up to 12 nm // 47th Annual International Reliability Physics Symposium (Montreal, 2009). 2009. P. 708–717.
8. Wu E., Suñé J. Towards a viable TDDB reliability assessment methodology: from breakdown physics to circuit failure // IEEE Proceedings of 16th IPFA (China, 2009). 2009. P. 1–8.
9. Choudhury M., Chandra V., Mohanram K. Analytical model for TDDB-based performance degradation in combinational logic // Department of Electrical and Computer Engineering. Rice University. 2010. P. 1–6.
10. Temperature-accelerated dielectric breakdown in ultrathin gate oxides / C.Y. Chen, C.Y. Chang,
C.H. Chien et al. // Applied Physics Letters. 1999. Vol. 74. No. 24. P. 3708–3710.
11. Interplay of voltage and temperature acceleration of oxide breakdown for ultra-thin gate oxides /
E. Wu, J. Suñé, W.L. Lai et al. // Solid-State Electronics. 2002. Vol. 46. P. 1787–1798.
12. Wu E., Suñé J., LaRow C., Dufresne R. Temperature dependence of TDDB voltage acceleration in high-κ/SiO2 bilayers and SiO2 gate dielectrics // IEEE International Electron Devices Meeting. 2012.
P. 28.5.1–28.5.4.
13. Rosenbaum E., King J.C., Hu C. Accelerated testing of SiO2 reliability // IEEE Trans. Electron Devices. 1996. Vol. 43(1). P. 70–80.
14. JEDEC Standard JEP122H. Failure mechanisms and models for semiconductor devices. September 2016. 114 p.
15. JEDEC Standard JESD92. Procedure for characterizing time-dependent dielectric breakdown of ultra-thin gate dielectrics. August 2003. 32 p.
16. JEDEC Standard JEP001-2A. Foundry process qualification guidelines – front end transistor level. Sep-tember 2018. 36 p.
17. Строгонов А.В. Оценка долговечности БИС по результатам ускоренных испытаний // Техноло-гии в электронной промышленности. 2007. №3. С. 90–96.