1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2021-26-5-387-398004.31:004.32: 621.3.049.771.14Схемотехника и проектированиеComplex Functional Block Libraries Formation in the Design Flow of User Circuits on FPGA and RSoCФормирование библиотек СФ-блоков в маршруте проектирования пользовательских схем на ПЛИС и РСнКХватов Василий Михайлович ХватовВасилий Михайлович MikhaylovichKhvatov VasiliyKhvatov Vasiliy MikhaylovichГаврилов Сергей Витальевич ГавриловСергей Витальевич VitalevichGavrilov SergeyGavrilov Sergey VitalevichИнститут проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия; Национальный исследовательский университет «МИЭТ», г. Москва, РоссияИнститут проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия387398http://ivuz-e.ru/issues/5-_2021/formirovanie_bibliotek_sf_blokov_v_marshrute_proektirovaniya_polzovatelskikh_skhem_na_plis_i_rsnk/

Intellectual Property (IP) cores are developed and used to accelerate the custom integrated circuits design flow and improve their final characteristics. There are two types of FPGA IP-cores: hard IP-core and soft IP-core. Hard IP-cores have an exact location and pre-routed interconnects while soft IP-cores can be synthesized from logic elements and should be placed and routed. To use IP-cores in automated design flow of integrated circuits on FPGA and RSoC it is necessary to develop IP-core libraries that allow identifying blocks on every stage of flow. This work shows the various soft and hard IP-core libraries’ types and formats used as a part of design flow for Russian FPGA and RSoC. It describes the methods of designing libraries needed by CAD systems at the stages of logic synthesis, automatic technological mapping and layout synthesis. Also, it considers soft and hard IP-core libraries’ distinct features and the methods of their formation adjusted for the FPGA and RSoC architecture. The design methods have been proposed that allow designing of libraries necessary for automated implementation of hard as well as soft IP-cores using advantage of base FPGA and RSoC architecture.

Сложнофункциональные (СФ) блоки разрабатываются и применяются для ускорения прохождения маршрута проектирования пользовательских ИС и улучшения их итоговых характеристик. Существуют два типа СФ-блоков - гибкие и жесткие. Жесткий СФ-блок имеет фиксированное размещение на кристалле и заранее коммутированные межсоединения, тогда как гибкий СФ-блок состоит из логических элементов и требует выполнения размещения и трассировки. Для автоматизированного маршрута проектирования ИС на ПЛИС и реконфигурируемых системах на кристалле (РСнК) необходимо разработать библиотеки блоков, позволяющие идентифицировать их на каждом этапе маршрута. В работе показаны различные типы и форматы библиотек гибких и жестких СФ-блоков, использующихся в составе маршрута проектирования ИС на ПЛИС и РСнК российского производства. Описаны методы проектирования библиотек необходимых САПР на этапах логического синтеза, автоматического технологического отображения и топологического синтеза. Рассмотрены характерные особенности библиотек гибких и жестких СФ-блоков, а также способы их формирования с учетом архитектуры ПЛИС и РСнК. Предложенные методы проектирования позволяют разработать библиотеки, необходимые при автоматизированной имплементации всех типов СФ-блоков, с учетом преимуществ архитектуры базовых ПЛИС и РСнК.

СФ-блокимаршрут проектированияСАПРПЛИСРСнКбиблиотека СФ-блоковработа выполнена при финансовой поддержке РФФИ (проект № 20-37-90047). Layout synthesis design flow for special-purpose reconfigurable systems-on-a-chip / S.V. Gavrilov, D.A. Zheleznikov, M.A. Zapletina et al. // Russian Microelectronics. 2019. Vol. 48. Iss. 3. P. 176–186. DOI: https://doi.org/10.1134/S1063739719030053Vasilyev N.O., Tiunov I.V., Ryzhova D.I. The simulated annealing based logical resyn-thesis method for LUT-based FPGAs // 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Moscow: IEEE, 2020. P. 1892–1894. DOI: https://doi.org/10.1109/EIConRus49466.2020.9038959Ziener D., Assmus S., Teich J. Identifying FPGA IP-cores based on lookup table content analysis // 2006 International Conference on Field Programmable Logic and Applications. Ma-drid: IEEE, 2006. P. 1–6. DOI: https://doi.org/10.1109/FPL.2006.311255Shubnaya A., Shupletsov M. Algorithms for IP block identification based on structural approach // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Saint Petersburg; Moscow: IEEE, 2019. P. 1672–1677. DOI: https://doi.org/10.1109/EIConRus.2019.8656919Фролова П.И., Чочаев Р.Ж., Иванова Г.А., Гаврилов С.В. Алгоритм размещения с оптимизацией быстродействия на основе матриц задержек для реконфигурируемых сис-тем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных сис-тем (МЭС). 2020. № 1. С. 2–7. DOI: https://doi.org/10.31114/2078-7707-2020-1-2-7Zapletina M.A., Zheleznikov D.A., Gavrilov S.V. The global interconnect routing ap-proach for reconfigurable system-on-a-chip // 2020 IEEE Conference of Russian Young Re-searchers in Electrical and Electronic Engineering (EIConRus). Moscow: IEEE, 2020. P. 1901–1904. DOI: https://doi.org/10.1109/EIConRus49466.2020.9039182Заплетина М.А., Железников Д.А., Гаврилов С.В. Иерархический подход к трасси-ровке реконфигурируемой системы на кристалле островного типа // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. № 3. С. 16–21. DOI: https://doi.org/10.31114/2078-7707-2020-3-16-21Adya S.N., Markov I.L. Consistent placement of macro-blocks using floorplanning and standard-cell placement // ISPD’02: Proceedings of the 2002 International Symposium on Physi-cal Design. New York: ACM, 2002. P. 12–17. DOI: https://doi.org/10.1145/505388.505392Emmert J.M., Bhatia D. A methodology for fast FPGA floorplanning // FPGA’99: Pro-ceedings of the 1999 ACM/SIGDA seventh international symposium on Field programmable gate arrays. New York: ACM, 1999. P. 47–56. DOI: https://doi.org/10.1145/296399.296427Farooq U., Parvez H., Mehrez H., Marrakchi Z. Exploration of heterogeneous FPGA architectures // International Journal of Reconfigurable Computing. 2011. Vol. 2011. Art. ID 121404. 18 p. DOI: https://doi.org/10.1155/2011/121404Yosys Open SYnthesis Suite: [Web]. URL: http://www.clifford.at/yosys/about.html (да-та обращения: 10.02.2020).Garbulina T.V., Khvatov V.M., Zheleznikov D.A. Development and verification of var-ious formats of functional blocks libraries as a part of the design flow for FPGAs // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Moscow: IEEE, 2019. P. 1687–1691. DOI: https://doi.org/10.1109/EIConRus.2019.8657285Стемпковский А.Л., Гаврилов С.В., Глебов А.Л. Методы логического и логико-временного анализа цифровых КМОП СБИС. M.: Наука, 2007. 220 c.