1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2020-25-5-410-422004.3’12:004.051Схемотехника и проектированиеFPGA Routing Architecture Estimation Models and MethodsМодели и методы анализа структуры коммутационных ресурсов ПЛИС Чочаев Рустам Жамболатович ЧочаевРустам Жамболатович ZhambolatovichChochaev RustamChochaev Rustam ZhambolatovichЖелезников Даниил Александрович ЖелезниковДаниил Александрович AleksandrovichZheleznikov DaniilZheleznikov Daniil AleksandrovichИванова Галина Александровна ИвановаГалина Александровна AleksandrovnaIvanova GalinaIvanova Galina AleksandrovnaГаврилов Сергей Витальевич ГавриловСергей Витальевич VitalevichGavrilov SergeyGavrilov Sergey VitalevichЭннс Виктор Иванович ЭннсВиктор Иванович IvanovichEnns ViktorEnns Viktor IvanovichИнститут проблем проектирования в микроэлектронике Российской академии наук, г. Москва, РоссияИнститут проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия; Национальный исследовательский университет «МИЭТ», г. Москва, Россия Институт проблем проектирования в микроэлектронике Российской академии наук, г. Москва, РоссияНаучно-исследовательский институт молекулярной электроники, г. Москва, Россия410422http://ivuz-e.ru/issues/5-_2020/modeli_i_metody_analiza_struktury_kommutatsionnykh_resursov_plis_/

The problem of analyzing and evaluating the structure of FPGA routing resources at early stages of the design flow presents great interest for researchers. Until now, an approach, consisting in passing the full design flow (logic synthesis, placement, routing) on a set of the test circuits with subsequent estimation of various parameters for each FPGA architecture being analyzed, had been dominant. Despite the high accuracy, this approach has a long runtime and requires lots of computing resources, as well as CAD tuned to the analyzed FPGA architecture. Modern FPGA contain more than a million logical gates, therefore, the application of such approach is inefficient. Today, more attention is paid to the development of various models, which allows to evaluate the structure of the routing resources at early stages without using the benchmark circuits. In this work an overview of the existing models and methods for analyzing the structure of FPGA routing resources has been presented. A comparison of the methods and models has been performed, the estimation of their efficiency and possibility of application for designing domestic FPGA has been made. It has been found that the most optimal approach for analyzing of arbitrary structures of the routing resources FPGA is the development and application of mixed methods. This will allow to obtain the accurate models as well as to significantly reduce the development and market entry time.

До настоящего времени при решении задачи анализа и оценки структуры трассировочных ресурсов ПЛИС на ранних этапах проектирования доминировал подход, суть которого в прохождении полного маршрута проектирования (логический синтез, размещение, трассировка) на наборе тестовых схем с последующей оценкой различных параметров для каждой анализируемой архитектуры ПЛИС. Данный подход требует много времени и вычислительных ресурсов, а также наличия готового и настроенного на данную архитектуру САПР. Современные ПЛИС содержат больше миллиона логических вентилей, следовательно применение такого подхода неэффективно. Поэтому большое внимание уделяется построению различных моделей, позволяющих оценить структуру коммутационных ресурсов на ранних этапах, не прибегая к полному прохождению маршрута проектирования. В работе представлен детальный обзор существующих моделей и методов анализа структуры коммутационных ресурсов ПЛИС. Приведено сравнение методов и моделей, выполнена оценка их эффективности и возможности применения при проектировании отечественных ПЛИС. Установлено, что наиболее оптимальным подходом для анализа произвольных структур коммутационных ресурсов ПЛИС является разработка и применение смешанных методов. Это позволит получить точные модели, а также значительно сократить время разработки и выхода на рынок.

автоматизация проектированияпрограммируемые логические интегральные схемыFPGAСАПРанализ архитектуры ПЛИС  Li X., Yang H., Zhong H. Use of VPR in design of FPGA architecture // 2006 8th Intern. Conf. on Solid-State and Integrated Circuit Technology Proceedings (Shanghai, China, 2004). IEEE, 2006. P. 1880–1882. VPR 5.0: FPGA CAD and architecture exploration tools with single-driver routing, heterogeneity and process scaling / J. Luu, I Kuon, P. Jamieson et al. (Monterey, California, USA, 2008). ACM, 2008.P. 133–142. Parvez H., Marrakchi Z., Farooq U., Mehrez H. A new coarse-grained FPGA architecture exploration environment // 2008 Intern. Conf. on Field-Programmable Technology (Taipei, Taiwan, 2008). IEEE, 2008.P. 285–288. Kannan P., Balachandran S., Bhatia D. On metrics for comparing routability estimation methods for FPGAs // Proc. 2002 Design Automation Conference (IEEE Cat. No.02CH37324) (New Orleans, LA, USA, 2002). IEEE, 2002. P. 70–75. A novel Monte-Carlo method for FPGA architecture research / Gao Hai-xia, Ma Xiao-hua, Shi Ming-hua et al. // Proc. 7th Intern. Conf. on Solid-State and Integrated Circuits Technology (Beijing, China, 2004). IEEE. 2004. Vol. 3. P. 1944–1947. Brown S.D., Rose J., Vranesic Z.G. A stochastic model to predict the routability of field-programmable gate arrays: 12 // IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 1993. Vol. 12, No. 12. P. 1827–1838. Chan P.K., Schlag M.D.F., Zien J.Y. On routability prediction for field-programmable gate arrays // Pro. of the 30th International on design automation conference - DAC ’93. Dallas (Texas, United States, 1993). ACM Press, 1993. P. 326–330. Das J., Wilton S.J.E. Towards development of an analytical model relating FPGA architecture parameters to routability // ACM Trans. Reconfigurable Technol. Syst. 2013. Vol. 6. No. 2. P. 1–24. An analytical model relating FPGA architecture to logic density and depth / J. Das, A. Lam,S.J.E Wilton et al. // IEEE Trans. VLSI Syst. 2011. Vol. 19. No.12. P. 2229–2242. Smith A.M., Constantinides G.A., Wilton S.J.E., Cheung P.Y.K. Concurrently optimizing FPGA architecture parameters and transistor sizing: Implications for FPGA design // 2009 International Conf. on Field-Programmable Technology (Sydney, Australia, 2009). IEEE. 2009. P. 54–61. Smith A.M., Constantinides G.A., Cheung P.Y.K. Fpga architecture optimization using geometric programming // ieee trans. Comput.-Aided Des. Integr. Circuits Syst. 2010. Vol. 29. No. 8. P. 1163–1176. Petelin O., Betz V. Wotan: evaluating FPGA architecture routability without benchmarks // ACM Trans. Reconfigurable Technol. Syst. 2018. Vol. 11. No. 2. P. 1–23. Lam A., Wilton S.J.E., Leong P., Luk W. An analytical model describing the relationships between logic architecture and FPGA density // 2008 Intern. Conf. on Field Programmable Logic and Applications (Heidelberg, Germany, 2008). IEEE. 2008. P. 221–226. Layout synthesis design flow for special-purpose reconfigurable systems-on-a-chip S.V. Gavrilov,D.A. Zheleznikov, M.A. Zapletina et al. // Russian Microelectronics. 2019 Vol. 48. No. 3. P. 176–186. DOI:10.1134/s1063739719030053 XC4000E and XC4000X series field programmable gate arrays / Xilinx. URL: https://www.xilinx.com/support/documentation/data_sheets/4000.pdf (дата обращения: 04.06.2020). Stratix II Device Handbook, Volume 1 / Intel. URL: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/stx2/stratix2_handbook.pdf (дата обращения: 10.06.2020). Rose J., Brown S. Flexibility of interconnection structures for field-programmable gate arrays // IEEE J. Solid-State Circuits. 1991. Vol. 26. No. 3. P. 277–282. APEX 20K Programmable Logic Device Family Data Sheet / Intel. URL: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ds/archives/apex.pdf (дата обращения: 26.05.2020) FLEX 10K Embedded Programmable Logic Family Data Sheet / Intel. URL: https://edg.uchicago.edu/~bogdan/prefred/doc/parts/10k.pdf (дата обращения: 10.06.2020). Lemieux G., Lee E., Tom M., Yu A. Directional and single-driver wires in FPGA interconnect // Proceedings. 2004 IEEE International Conference on Field- Programmable Technology (IEEE Cat. No.04EX921) (Brisbane, NSW, Australia, 2004). IEEE. 2004. P. 41–48. Frolova P.I., Chochaev R.Z., Ivanova G.A., Gavrilov S.V. Delay matrix based timing-driven placement for reconfigurable systems-on-chip // 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (St. Petersburg and Moscow, Russia, 2020 г.). 2020. P. 1799 – 1803. Стемпковский А.Л., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа заказных блоков СБИС // Изв. вузов. Электроника. 2008. № 5. С. 41–50. Titan: Enabling large and complex benchmarks in academic CAD / K.E. Murray, S Whitty., S Liu et al. // 2013 23rd Intern. Conf. on Field programmable Logic and Applications (Porto, Portugal, 2013). IEEE, 2013. P. 1–8. Fang W.M., Rose J. Modeling routing demand for early-stage FPGA architecture development // Proc. of the 16th International ACM/SIGDA symposium on Field Programmable Gate Arrays - FPGA ’08 (Monterey, California, USA, 2008). ACM Press, 2008. P. 139. Gavrilov S.V., Zheleznikov D.A., Khvatov V.M., Chochaev R.Z. Clustering optimization based on simulated annealing algorithm for reconfigurable systems-on-chip // 2018 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering. 2018. P. 1492 – 1495. Gavrilov S.V., Zheleznikov D.A., Chochaev R.Z. Simulated annealing based placement optimization for reconfigurable systems-on-chip // 2019 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering. Moscow, 2019. P. 1597–1600. Vasilyev N., Ryzhova D., Tiunov I. Resynthesis for FPGA during technology mapping stage // 2019 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering. Moscow, 2019.P. 1644–1647. Gamal A.E. Two-dimensional stochastic model for interconnections in master slice integrated circuits // IEEE Trans. Circuits Syst. 1981. Vol. 28. No. 2. P. 127–138. Feuer M. Connectivity of random logic: 1 // IEEE Trans. Comput. 1982. Vol. C–31. No. 1. P. 29–33. Landman B.S., Russo R.L. On a pin versus block relationship for partitions of logic graphs: 12 // IEEE Trans. Comput. 1971. Vol. C–20. No. 12. P. 1469–1479.