1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2019-24-5-530-538004.67:621.3.049.77Информационно-коммуникационные технологииEfficient Error Localization Method during Developing Specialized LSIЭффективный метод локализации ошибок при проектировании специализированных БИСГагарина Лариса ГеннадьевнаГагаринаЛариса ГеннадьевнаGagarinaLarisa G.Larisa G. GagarinaГайдук Игорь Олегович ГайдукИгорь Олегович OlegovichGayduk IgorGayduk Igor OlegovichКремер Евгений Александрович КремерЕвгений Александрович AleksandrovichKremer EvgeniyKremer Evgeniy AleksandrovichМожжухина Арина Валерьевна МожжухинаАрина Валерьевна ValerevnaMozhzhukhina ArinaMozhzhukhina Arina ValerevnaНациональный исследовательский университет «МИЭТ», г. Москва, РоссияНациональный исследовательский университет «МИЭТ», г. Москва, Россия; НПК «Технологический центр», г. Москва, Россия530538http://ivuz-e.ru/issues/5-_2019/effektivnyy_metod_lokalizatsii_oshibok_pri_proektirovanii_spetsializirovannykh_bis/

During functional logic modeling in the process of developing specialized large-scale integrated circuits (LSI) various tasks have to be solved. Currently, the domestic CAD systems lack the error localization subsystem at the stage of the functional-logical design. In the work the existing CAD methods have been analyzed, where the necessary minimum functionality for the error localization technique in the context of improving the «Kovcheg» CAD system had been considered. An effective method of localizing errors based on the requirements of the domestic process and the CAD analysis has been proposed. The formalization of the task of reducing the time for designing LSI has been presented. In addition, a diagram of the data of the developed error localization subsystem has been given, taking into account the features of the “Kovcheg” CAD system. These features, in particular, include the structure of the LSI projects and the peculiarities of storing information in them. When considering the dependence of the LSI development time on the degree of integration of the chip before and after embedding the error localization subsystem in the CAD system, the theoretical shortening of the LSI development time with these simplifications and averages is about 7% in ideal working conditions.

В настоящее время в отечественных САПР отсутствует подсистема локализации ошибок на этапе функционально-логического проектирования. В работе проанализированы существующие методы САПР и рассмотрен необходимый минимальный функционал для метода локализации ошибок в рамках улучшения САПР «Ковчег». Предложен эффективный метод локализации ошибок на основе требований отечественного технологического процесса и проведенного анализа САПР. Представлена формализация задачи сокращения времени проектирования БИС. Дополнительно приведена схема данных разрабатываемой подсистемы локализации ошибок, учитывающая особенности САПР «Ковчег». К ним, в частности, относятся структура проектов БИС и особенности хранения в них информации. Рассмотрена зависимость времени разработки БИС от степени интеграции микросхемы до и после встраивания в САПР подсистемы локализации ошибок. Сокращение времени разработки БИС при данных упрощениях и усреднениях составляет около 7 % при идеальных условиях работы, что соответственно позволит уменьшить и стоимость микросхемы.

функционально-логическое моделированиеБИСлогическое проектированиеСАПР Гаврилов С.В., Денисов А.Н., Коняхин В.В. Система автоматизированного проек-тирования «Ковчег 2.1» / под ред. Ю.А. Чаплыгина. – М.: Микрон-Принт, 2001. – 210 с.Manikas T., Thornton M. Tutorial for cadence simvision verilog simulator tool. – South-ern Methodist University, 2013. – 9 р.Hima Bindu Kommuru, Hamid Mahmoodi. ASIC design flow tutorial using synopsys tools. – San Francisco: State University San Francisco, 2009. – 124 р.Шалагинов А. Изучаем Active-HDL // Компоненты и технологии. – URL: http://www.kit-e.ru/articles/circuit/2009_03_134.php (дата обращения: 18.09.2018).Synthesis and simulation design guide. – Xilinx, 2007. – 218 р.ModelSim-altera software simulation. User Guide. – Altera, 2013. – 12 р.User Guide // Icarus Verilog. – URL: http://iverilog.wikia.com/wiki/User_Guide (дата обращения: 24.09.2018).ГОСТ 16504-81. Испытания и контроль качества продукции. – М., 1991. – 24 c.Основные показатели и формула для расчета производительности труда // Делать Дело. Кадровое делопроизводство. – URL: https://delatdelo.com/spravochnik/osnovy-biznesa/proizvoditelnost/truda-formula-rascheta.html (дата обращения: 24.10.2018).Волновой алгоритм поиска пути. Статьи и студенческие работы. – URL: http://www.100byte.ru/100btwrks/wv/wv.html (дата обращения: 24.10.2018).ГОСТ 19.701-90. Схемы алгоритмов, программ, данных и систем. – М., 1990. 26 с.