Переход на уровень нанометровых технологий с размером транзистора 32 нм и ниже приводит к формированию нового направления в наноэлектронике - проектирование на основе транзисторов с вертикальным затвором (FinFET). При уменьшении размеров транзисторов до 32 нм и ниже применение FinFET-технологии становится одним из немногих способов повышения быстродействия и снижения потребляемой мощности. Данное направление меняет маршрут проектирования и требует разработки новых подходов как в логическом, так и в топологическом проектировании. Традиционный подход к проектированию микроэлектронных систем основывается на независимом решении задач логического и топологического проектирования. Однако совмещение логического и топологического синтеза приводит к значительному увеличению размерности задачи, что, в свою очередь, сказывается на времени проектирования. Разработаны алгоритмы логического анализа и синтеза микроэлектронных схем с FinFET-технологией при совместном решении проблем логического и топологического синтеза. Проблема сокращения размерности задачи решена путем введения ограничений на топологическую реализацию при совмещении логического и топологического синтеза. Ограничения осуществляются за счет разработки и использования регулярного топологического шаблона с фиксированной топологией в нижних слоях. Предложенный подход позволяет уменьшить количество правил проектирования в сотни тысяч раз (в зависимости от сложности схемы) по сравнению с нерегулярными структурами, а применение IG FinFET-транзисторов обеспечивает лучшие характеристики по быстродействию и мощности по сравнению со стандартной КМОП-технологией.
Карева Елена Сергеевна
Институт проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия; Национальный исследовательский университет «МИЭТ», г. Москва, Россия
Рыжова Дарья Игоревна
Институт проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия; Национальный исследовательский университет «МИЭТ», г. Москва, Россия
Литература
1. Талалай М.С., Трушин К.В., Венгер О.В. Логический синтез булевой функции для проектирования интегральных схем на транзисторных шаблонах // Информационные тех-нологии. – 2012. – № 6. – С. 2–11.
2. Jha N., Chen D. Nanoelectronic circuit design // Springer Science+Business Media, LLC. – 2011. – P. 23–54.
3. King T.-J. FinFETs for nanoscale CMOS digital integrated circuits//IEEE/ACM Interna-tional Conference on Computer-Aided Design. – 2005.– P. 207–210.
4. Huang X., Lee W.-C., Kuo C., Hisamoto D. Sub 50-nm FinFET: PFET // Technical Digi-tal IEDM. – 1999. – P. 67 – 70.
5. Liu Y., Matsukawa T., Endo K., Masahara M. Cointegration of high-performance tied-gate three-terminal FinFETs and variable threshold-voltage independent-gate four-terminal FinFETs with asymmetric gate-oxide thicknesses // IEEE Electron Device Letters. – 2007. – Vol. 28. – No. 6. – P. 517–519.
6. Agostinelli M., Alioto M., Esseni D., Selmi L. Leakage-delay tradeoff in FinFET logic circuits: a comparative analysis with bulk technology // IEEE Transactions on Very Large Scale Integrated Circuits. – 2010. – Vol. 18. – No. 2. – P. 232–245.
7. Kushwah R., Chauhan M., Shrivastava P., Akashe Sh. Modeling and simulation of FinFET circuits with predictive technology models// Radioelectronics and Communications Sys-tems. – 2014. – Vol. 57. – No. 12. – P. 553–558.
8. Meinhardt C., Reis R. FinFET basic cells evaluation for regular layouts// IEEE Fourth Latin American Symposium on Circuits and Systems (LASCAS). – 2013. – P. 1–4.
9. Bryant R. E. Boolean analysis of MOS circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2006. – Vol. 6. – No. 4. – P. 634–649.
10. Стемпковский А.Л., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа
заказных блоков СБИС // Изв. вузов. Электроника. – 2008. – № 5. – С. 41–50.
11. Гаврилов С.В., Иванова Г.А., Манукян А.А. Новые проблемы логико-топологического синтеза заказных сложно-функциональных блоков и методы их решения // Информационные технологии. – 2014. – № 8. – С. 44–50.
12. Гаврилов С.В., Иванова Г.А., Стемпковский А.Л. Теоретико-графовая модель сложнофункциональных блоков для КМОП технологий с трехмерной структурой транзи-стора // Известия ЮФУ. Технические науки. – 2014. – № 7 (156). – C. 58–66.
13. Гаврилов С.В., Иванова Г.А., Волобуев П.С. Актуальные проблемы автоматизации логико-топологического проектирования библиотечных элементов и блоков СБИС для нанометровых технологий // Вестник Рязанского государственного радиотехнического университета. – 2014. – № 4. – Ч. 1.– С. 69–77.
14. Гаврилов С.В., Жукова Т.Д., Иванова Г.А., Рыжова Д.И. Методы логико-временного проектирования библиотечных элементов и блоков СБИС для перспективных технологий с вертикальным затвором транзистора // VII Всеросс. научн.-техн. конф. «Проблемы разработки перспективных микро- и наноэлектронных систем – 2016». – Ч. 1. – М.: РуПаб+, 2016. – С. 56–63.
15. A technique of ASIC peak current estimation based on the resolution method / T.V. Garbulina, S.V. Gavrilov, A.V. Korshunov et al. // IEEE Conference of Russian Young Re-searchers in Electrical and Electronic Engineering. – 2017. – P. 67–70.