1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 004.052.2Микропроцессорная техникаComparative Analysis of Fault Tolerance Increasing Combined Methods for SRAMСравнительный анализ комбинированных методов повышения сбоеи отказоустойчивости блоков статической оперативной памятиШагурин Игорь Иванович ШагуринИгорь Иванович IvanovichShagurin IgorShagurin Igor IvanovichЩигорев Леонид Алексеевич ЩигоревЛеонид Алексеевич AlekseevichShchigorev LeonidShchigorev Leonid AlekseevichМосковский инженерно-физический институт(государственный университет)ЗАО Научно-технический центр «Модуль» (г. Москва); Национальный исследовательский ядерный университет «МИФИ»347352http://ivuz-e.ru/issues/4-_2016/sravnitelnyy_analiz_kombinirovannykh_metodov_povysheniya_sboei_otkazoustoychivosti_blokov_statichesk/http://ivuz-e.ru/download/4_2016_1669.pdf

The abilities of using various methods for fault tolerance increasing of static random access memory (SRAM) have been considered. Some variants of combined using the parity control, the error-correcting codes (ECC) and the redundant columns have been suggested. The estimations of the effectiveness of the proposed combined methods have been presented. On an example of implementations of 4Kx128 memory array, manufactured on the 28 nm technology, the qualitative estimations of the technical characteristics of memory arrays, developed using the proposed combined methods, have been given. The results of the performed investigations can be used in developing the built-in memory units for application as a part of the fault tolerance systems on chip.

Рассмотрены возможности применения различных методов для повышения сбое- и отказоустойчивости блоков статических ОЗУ. Предложены варианты комбинированного использования контроля четности, корректирующих кодов, введения резервных колонок запоминающих элементов. Приведены оценки эффективности предлагаемых комбинированных методов. На примере проектирования блока статического ОЗУ емкостью 4К´128 бит, изготовленного по 28-нм технологии, получены количественные оценки технических характеристик блоков памяти, разработанных с применением этих методов. Результаты проведенных исследований могут быть использованы при разработке встроенных блоков памяти для применения в составе сбоеустойчивых систем на кристалле.

сбое- и отказоустойчивостьстатическое ОЗУ (СОЗУ)контроль четностикорректирующие кодысамотестирование и самовосстановлениерезервные элементы памятисистема на кристалле (СнК) Зебрев Г.И. Радиационные эффекты в интегральных схемах высокой степени интеграции. – М.: НИЯУ МИФИ, 2010. – 148 c.Юдинцев В. Радиационно-стойкие интегральные схемы. Надежность в космосе и на Земле // Электроника: Наука, Технология, Бизнес. – 2007. – №5. – С. 72–77.Ачкасов В.Н., Смерек В.А., Уткин Д.М., Зольников В.К. Методы обеспечения стойкости микросхем к одиночным событиям при проектировании радиационно-стойких микросхем // V Всероссийская науч.-техн. конф. «Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС)»: сб. тр. – М.: ИППМ РАН, 2012. – С. 634–637.Еремеев П.М. Использование кода Хэмминга для исправления двойных сбоев в смежных разрядах памяти в аппаратуре космического назначения // Изв. вузов. Электроника. – 2015. – Т. 20. – № 3. – С. 321–322.Краснюк А.А., Петров К.А. Особенности применения методов помехоустойчивого кодирования в суб-100-нм микросхемах памяти для космических систем // V Всероссийская науч.-техн. конф. «Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС)»: сб. тр. – М.: ИППМ РАН, 2012. – С. 638–641.Built in self repair for embedded high density SRAM / Kim I., Zorian Y., Komoriya G. et al. // Proc. of International Test Conf. – 1998. – P. 1112–1119.Chang D.-M., Li J.-F., Huang Y.-J. A built-in redundancy-analysis scheme for random access memories with two-level redundancy // J. of Electronic Testing-Theory and Applications. – 2008. – Vol. 24. – P. 181–192.Hamming R.W. Error detecting and correcting codes // Bell Syst. Tech. J. – 1950. – Vol. 29. – P. 147–160.