Введение металлического наполнителя в конструкцию ИС - обязательный этап в производственном цикле изготовления ИС, поэтому многие работы направлены на исследование процесса введения наполнителя с небольшой паразитной емкостью. С развитием технологий масштабирования ужесточаются требования к значению падения напряжения, поскольку его высокое значение может привести к сбоям в работе ИС. В работе для гарантированного уменьшения падения напряжения предложен подход, заключающийся во вставке в конструкцию ИС металлических заливок, которые привязаны к питанию и заземлению, и последующем добавлении фиктивных металлических форм с учетом времени. Установлено, что добавление форм питания и заземления создает экранные слои и в итоге падение напряжения оптимизируется. Вставка металлического наполнителя в конструкцию ИС с учетом временных параметров обеспечивает окончательную плотность металлов. Эксперименты показали, что при использовании предложенного метода падение напряжения сократилось примерно на 11,9 % в среднем для пяти разных конструкций ИС, однако время работы программного средства размещения и трассировки увеличилось примерно на 27,8 %, а общая паразитная емкость возросла примерно на 4,4 %.
1. Jiang B., Zhang X., Chen R., Chen G., Tu P. et al. FIT: fill insertion considering timing. 2019 56th ACM/IEEE Design Automation Conference (DAC). Las Vegas, NV, IEEE, 2019, 87.6, pp. 1–6.
2. Suresh V.B., Vijayakumar P., Kundu S. On lithography aware metal-fill insertion. Thirteenth International Symposium on Quality Electronic Design (ISQED). Santa Clara, CA, IEEE, 2012, pp. 200–207. DOI: https://doi.org/10.1109/ISQED.2012.6187495
3. Lin Y., Yu B., Pan D.Z. High performance dummy fill insertion with coupling and uniformity constraints. IEEE TCAD, 2017, vol. 36, no. 9, pp. 1532–1544. DOI: https://dx.doi.org/10.1145/2744769.2744850
4. Mamikonyan N., Melikyan N., Musayelyan R. IR drop estimation and optimization on DRAM memory using machine learning algorithms. 2020 IEEE East-West Design & Test Symposium (EWDTS), Varna, IEEE, 2020, pp. 1–4. DOI: https://doi.org/10.1109/EWDTS50664.2020.9224772
5. Sercu J., Barnes H. Thermal aware IR drop using mesh conforming electro-thermal co-analysis. 2017 IEEE 21st Workshop on Signal and Power Integrity (SPI), Baveno, IEEE, 2017, pp. 1–4. DOI: https://doi.org/10.1109/SaPIW.2017.7944013
6. Liu C., Tu P., Wu P., Tang H., Jiang Y., Kuang J., Young E.F.Y. An effective chemical mechanical polishing filling approach. 2015 IEEE Computer Society Annual Symposium on VLSI, Montpelier, IEEE, 2015, pp. 44–49. DOI: https://doi.org/10.1109/ISVLSI.2015.75
7. Gupta P., Kahng A.B., Nakagawa O.S., Samadi K. Closing the loop in interconnect analyses and optimization: CMP fill, lithography and timing. Proc. VMIC, 2005, pp. 352–363.
8. Lan T., Li X., Chen J., Yu J., He L. et al. Timing-aware fill insertions with design-rule and density constraints. 2019 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Westminster, CO, IEEE, 2019, pp. 1–8. DOI: https://doi.org/10.1109/ICCAD45719.2019.8942079
9. Arora N.D., Raol K.V., Schumann R., Richardson L.M. Modeling and extraction of interconnect capacitances for multilayer VLSI circuits. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 1996, vol. 15, no. 1, pp. 58–67. DOI: https://doi.org/10.1109/43.486272