This work introduces a flow of digital to analog (DAC) implementation in digital environment of SystemVerilog. Unlike the classical Verilog models, this digital to analog converter behavioral model is analog. Such type of model creation in general is called real number modeling. The DAC model is verified by the HSPICE and SystemVerilog Co-simulations which show its applicability in different register transfer level verification environments. The digital environment with real number modeled DAC runs around 8 times faster than the same environment with SPICE model. At the same time, the output signal’s voltage difference between RNM and SPICE models is less than 2 mV.
Конструкции современных цифровых сложных систем в основном моделируются на нескольких языках описания аппаратных средств, например Verilog/VHDL, Spice, Verilog-A и др. Подобные языки предназначены для описания только цифрового поведения системы. Такой подход значительно ускоряет процесс проектирования и верификации. Однако аналоговые блоки, находящиеся в среде верификации, вызывают различные функциональные неточности, поскольку они не описываются должным образом. В работе предложено использовать моделирование цифроаналогового преобразователя (ЦАП) на действительных числах. Концепция заключается в описании требуемых аналоговых моделей на языке SystemVerilog и использовании их при верификации UVM вместо SPICE-моделей. Модель ЦАП проверена совместным моделированием HSPICE и SystemVerilog. Показана его применимость в средах проверки RTL. Установлено, что цифровая среда с ЦАП, смоделированная на действительных числах, работает примерно в 8 раз быстрее, чем такая же среда с моделью SPICE. В то же время разница в напряжении выходного сигнала между моделями на действительных числах и SPICE составляет менее 2 мВ.