1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2019-24-2-197-207004.315.2Research and Modification of a Multi-Bit Parallel-Prefix AdderИсследование и модификация многоразрядного параллельно-префиксного сумматораЯкунин Алексей Николаевич ЯкунинАлексей Николаевич NikolaevichYakunin AlekseyYakunin Aleksey Nikolaevich Аунг Мьо СанАунг Мьо СанSanAung MoAung Mo SanНациональный исследовательский университет «МИЭТ», г. Москва, Россия197207http://ivuz-e.ru/issues/2-_2019/issledovanie_i_modifikatsiya_mnogorazryadnogo_parallelno_prefiksnogo_summatora/

The binary adders are the combinational nodes for performing the addition of the binary numbers in the arithmetic logic units included in many processors. Therefore, the design of an efficient binary adder is an actual task, which solution depends on the performance of existing device. Currently, a parallel-prefix adder is considered as effective for performing an addition of the two multi-bit binary numbers. There are several variants of the adder with different performance characteristics and hardware costs. In the work a modified variant of the parallel-prefix has been studied and the comparison of its parameters with Sklansky, Kogge-Stone, Brent-Kung and Lander-Fischer adders has been performed. The modeling of the adders has been made in the CAD Quartus II, and the comparative analysis of the adders has been executed by the hardware and time costs. The analysis of the simulation results shows that when the addition o 32-bit binary numbers is performed, the proposed adder has better performance compared to other adders considered, and, also, has 26%less complexity compared to the Kogge-Stone adder.

Проектирование эффективных двоичных сумматоров - актуальная задача, от решения которой зависит производительность действующих устройств. В настоящее время параллельно-префиксная структура сумматора считается эффективной для выполнения операции сложения двух многоразрядных двоичных чисел. Существует несколько вариантов сумматоров с различными характеристиками по быстродействию и аппаратным затратам. В работе исследован модифицированный вариант параллельно-префиксного сумматора и проведено сравнение его параметров с сумматорами Sklansky, Kogge-Stone, Brent-Kung и Lander-Fischer. Моделирование сумматоров выполнено в среде САПР Quartus II. Проведен сравнительный анализ сумматоров по аппаратным и временным затратам. Анализ результатов моделирования показал, что при выполнении сложения 32-разрядных двоичных чисел предложенный сумматор имеет лучшее быстродействие по сравнению с другими сумматорами, а также дает снижение сложности на 26 % по сравнению с сумматором Kogge-Stone.

параллельно-префиксный сумматор (ППС)сумматоры SklanskyKogge-StoneBrent-KungLander-Fischerсхематичные узлыпрефиксное деревологический элементсложность по Квайнузадержка Червяков Н.И., Ляхов П.А., Валуева М.В., Криволапова О.В. Сравнительный анализ аппаратной реализации сумматоров на FPGA // Наука. Инновации. Технологии. – 2016. – №4. – С. 99–108.Дэвид Д.Х., Сара Л.Х. Цифровая схемотехника и архитектура компьютера. – 2-е изд. – Нью-Йорк, 2013. – C. 609–610.Aung Myo San, Yakunin A.N. Reduction of the hardware complexity of a parallel prefix adder // Intern. Conf. ElConRus-2019 (Saint-Petersburg, Moscow, 28–31 Jan 2019). – Moscow: MIET, 2019. – P. 1348–1349.Mohanraj M., Nethaji B., Nithya S., Nivetha N. Design of low-power parallel prefix adder Kogge-Stone for high-speed computing // International Journal of Advanced Information Sciences and Technology (IJAIST). – 2014. – Vol. 27. – No. 27. – P. 132–135.Sunil M., Ankith R.D., Manjunatha G.D., Premananda B.S. Design and imple-mentation of faster parallel prefix Kogge-Stone adder // International Journal of Electrical and Electronic Engineering and Communications. – 2014. – Vol. 3. – No. 1. – P. 116–118.Якунин А.Н., Аунг Мьо Сан. Повышение скорости работы многоразрядного двоичного умножителя // Сб. тр. VII Всероссийской науч.-техн. конф. «Проблемы разработки перспективных микро- и наноэлектронных систем – 2018 (МЭС-2018)». – 2018. – Вып. II. – С. 149–155. – DOI: 10.31114/2078-7707-2018-2-149-155.Якунин А.Н., Аунг Мьо Сан. Сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров // Изв. вузов. Электроника. – 2018. – Т. 23. – №3. – С. 293–303. – DOI: 10.24151/1561-5405-2018-23-3-293-303.Kowsalya P., Malathi M., Ramanathan P. Low power parallel prefix adder // Ap-plied Mechanics and Materials. – 2014. – Vol. 573. – P. 197.Neha Tyagi, Neeraj Kumar Sharma. Differentiate different methodology for de-sign of vedic multiplier // International Journal for Research in Applied Science & Engi-neering Technology (IJRASET). – 2017. – Vol. 5. – Iss. VI. –P. 1353.Chaitanya Kumara P., Nagendra R. Design of 32 bit parallel prefix adders // IOSR Journal of Electronics and Communication Engineering (IOSR-JECE). – 2013. – Vol. 6. – Iss. 1. – P. 3–4.