1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2018-23-2-161-172681.3Элементы интегральной электроникиMain Trends in Development of Special-Purpose Manycore ProcessorsОсновные тенденции развития архитектур специализированных многоядерных процессоровЕлизаров Георгий Сергеевич ЕлизаровГеоргий Сергеевич SergeevichElizarov GeorgiyElizarov Georgiy SergeevichКорнеев Виктор Владимирович КорнеевВиктор Владимирович VladimirovichKorneev ViktorKorneev Viktor VladimirovichТарасов Илья Евгеньевич ТарасовИлья Евгеньевич EvgenevichTarasov IlyaTarasov Ilya EvgenevichСоветов Петр Николаевич СоветовПетр Николаевич NikolaevichSovetov PetrSovetov Petr NikolaevichФГУП «НИИ «Квант», г. Москва, РоссияМосковский государственный университет им. М.В. Ломоносова161172http://ivuz-e.ru/issues/2-_2018/osnovnye_tendentsii_razvitiya_arkhitektur_spetsializirovannykh_mnogoyadernykh_protsessorov/http://ivuz-e.ru/download/2_2018_2176.pdf

The power consumption in the up-to-date integrated circuits is significantly determined by the length of conductors delivering the instructions and the data to functional devices. This peculiarity of the integrated circuits is taken into account when developing the architectures of power-efficient processor chips. The manycore processors with the special-purpose architecture, designed for building the computer complexes to solve the problems in various subject areas have been considered. The trends in the architectures of manycore processors for searching for the approaches to designing the special-purpose computing complexes based on the new ASICs with massive-parallel architecture at the chip level have been revealed. It has been shown that an important role in improvement of the effectiveness of manycore processors belongs to the specialization of functional abilities of cores, which makes possible to refuse from the support of the operations, which require using computers with large area. The tendency of using the hierarchy of processor cores on a chip in the form of the local groups, connected with the on-chip network has been revealed, which corresponds to the requirements of the technological processors with 28 nm norms and less with limiting the area of synchronous step network. The specialization while building the high-effectiveness of manycore processors permits to decrease the area of the computer unit and, thus, to increase the number of the cores on chip. The local memory of cores, multiplication units and support of the floating point calculations are the main units, determining the chip area. Therefore, the designing of the architecture at early stages of the development must be executed considering the requirements of the subject area for these devices and types of operation.

Энергопотребление в современных интегральных схемах существенно определяется суммарной длиной проводников, доставляющих команды и данные к функциональным устройствам. Эта особенность интегральных схем учитывается при разработке архитектур энергоэффективных процессорных кристаллов. Рассмотрены многоядерные процессоры со специализированной архитектурой, предназначенные для построения вычислительных комплексов для решения задач в различных предметных областях. Выявлены тенденции в архитектурах многоядерных процессоров для поиска подходов к проектированию специализированных вычислительных комплексов на базе вновь разрабатываемых СБИС с массовым параллелизмом на уровне кристалла. Показано, что важную роль в повышении эффективности многоядерных процессоров играет специализация функциональных возможностей ядер, которая позволяет отказаться от поддержки операций, требующих применения вычислительных устройств с большой площадью. Установлено, что использование иерархии процессорных ядер на кристалле в виде локальных групп, связанных накристальной сетью, отвечает требованиям технологических процессов с нормами 28 нм и менее по ограничению площади синхронной тактовой сети. Специализация при построении высокоэффективных многоядерных процессоров позволяет сократить площадь вычислительного узла и увеличить таким образом количество ядер на кристалле. Локальная память ядер, блоки умножения и поддержки вычислений плавающей точки являются основными узлами, определяющими площадь кристалла. Поэтому проектирование архитектуры на ранних стадиях разработки следует проводить с учетом требований предметной области к этим устройствам и типам операций. Характеристики рассмотренных многоядерных процессоров подтверждают вывод о предпочтительности применения многоуровневой иерархии вычислительных узлов с асинхронной работой узлов верхних уровней иерархии.

процессорвычислительная системапараллельное вычисление Safaa S. Omran, Laith F. Jumma. Design of multithreading SHA-1 & SHA-2 MIPS proces-sor using FPGA // 8th International Conference on Information Technology (ICIT), 2017. – P. 632–637.Beaucamps P.-E., Kalray F. Demo: MPPA® manycore processor towards future ADAS sys-tem solutions // Conference on Design and Architectures for Signal and Image Processing (DASIP), 2016. – P. 243–244.Fang Gao, Zhangqin Huang, Zheng Wang, Shulong Wang. An object detection acceleration framework based on low-power heterogeneous manycore architecture // IEEE 3rd World Forum on Internet of Things (WF-IoT). – 2016. – P. 597–602.Faber L., Boryczko K. Efficient parallel execution of genetic algorithms on Epiphany manycore processor // Federated Conference on Computer Science and Information Systems (FedCSIS). – 2016. – P. 865–872.Andrews D., Platzner M. Programming models for reconfigurable manycore systems // 11th International Symposium on Reconfigurable Communication-centric Systems-on-Chip (ReCoSoC). – 2016. – P. 1–8.A 101.4 GOPS/W Reconfigurable and Scalable Control-Centric Embedded Processor for Do-main-Specific Applications / Yuxiang Huan, Ning Ma, Jia Mao et al. // IEEE Transactions on Circuits and Systems-I: Regular papers. – December 2016. – Vol. 63. – No. 12. – P. 2245–2256.Compiler Optimizations for Manycore Processors / Linhai Song, Min Feng, Nishkam Ravi et al. // 47th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO). – 2014. – P. 659–671.Nan Ye, Ziyu Hao, Xianghui Xie. The Speedup Model for Manycore Processor // International Conference on Information Science and Cloud Computing Companion (ISCC-C). – 2013. – P. 469–474.Kirchhoff M., Kaptsova N., Streitpferdt D., Fengler W. Optimizing compiler for a specialized real-time floating point softcore processor // 8th Annual Industrial Automation and Electrome-chanical Engineering Conference (IEMECON). – 2017. – P. 181–188.A heterogeneous multicore crypto-processor with flexible long-word-length computation / Jun Han, Renfeng Dou, Lingyun Zeng et al. // IEEE Transactions on Circuits and Systems I: Regular Papers. – May 2015. – Vol. 62, Iss. 5. – P. 1372–1381.Chia-Hsiang Yang, Chun-Wei Chou, Chia-Shen Hsu, Chiao-En Chen. A systolic array based gtd processor with a parallel algorithm // IEEE Transactions on Circuits and Systems I: Regular Papers. – April 2015. – Vol. 62. – Iss. 4. – P. 1099–1108.Tony Nowatzki, Vinay Gangadhar, Karthikeyan Sankaralingam. A heterogeneous von neumann/explicit dataflow processor // IEEE Micro. – May-June 2016. – Vol. 36. – Iss. 3. – P. 20–30.Aashiha Priyadarshni L. Heterogeneous Multi core processors for improving the efficiency of Market basket analysis algorithm in data mining // International Journal of Computer Trends and Technology (IJCTT). – Sep. 2014. – Vol. 15(1). – P. 16–19.Vahid Lari, Alexandru Tanase, Frank Hannig, Jürgen Teich. Massively parallel processor architectures for resource-aware computing // 1st Workshop on Resource Awareness and Adaptivity in Multi-Core Computing (Racing 2014). – 2014. – URL: https://arxiv.org/abs/1405.2907 (дата обращения 20.07.2017).Exploiting heterogeneity for energy efficiency in chip multiprocessors /V. Saripalli, G. Sun, A. Mishra et al. // IEEE Journal on Emerging and Selected Topics in Circuits and Systems. – Jun. 2011. – Vol. 1. – No. 2. – P. 109–119.A framework for open tiled manycore system-on-chip / S. Wallentowitz, A. Lankes, A. Zaib et al. // In Field Programmable Logic and Applications (FPL), 2012 22nd International Confer-ence on. – 2012. – P. 535–538.Mitsuishi T., Kaneda T., Torii S., Amano H. Implementing breadth-first search on a compact supercomputer suiren // Computing and Networking (CANDAR), 2016 Fourth International Symposium on: IEEE. – 2016. – С. 395–401.Olofsson A. Epiphany-V: a 1024 processor 64-bit RISC system-on-chip //arXiv preprint arXiv:1610.01832. – 2016. – URL: https://arxiv.org/abs/1610.01832 (дата обращения: 20.07.2017).KiloCore: A 32 nm 1000-processor array / B. Bohnenstiehl et al. // Proc. HotChips Symp. High-Perform. Chips. – 2016. – P. 63–69.de Dinechin B.D. Kalray MPPA®: Massively parallel processor array: Revisiting DSP ac-celeration with the Kalray MPPA Manycore processor // Hot Chips 27 Symposium (HCS), 2015 IEEE: IEEE. – 2015. – P. 1–27.An Energy-efficient processor architecture for embedded systems / James Balfour, William J. Dally, David Black-Schaffer et al. // IEEE Computer Architecture Letters. – January-June 2008. – Vol. 7. – No. 1. – Р. 29–32.Dongarra J.J. Report on the Sunway TaihuLight System 24, 2016. – University of Tennessee Department of Electrical Engineering and Computer Science Tech Report UT-EECS-16-742. – URL: http://www.netlib.org/utk/people/JackDongarra/PAPERS/sunway-report-2016.pdf (дата обращения 20.07.2017).TILE-Gx72 Product Brief: TILE-Gx72, PB041-Rel. 4.0 (14 February 2015) // Ezchip. – URL: http://www.tilera.com/files/drim__TILE-Gx8072_PB041-04_WEB_7666.pdf (дата об-ращения 20.07.2017).Sodani A. Knights landing (KNL): 2nd Generation Intel® Xeon Phi processor // Hot Chips 27 Symposium (HCS), 2015 IEEE: IEEE. – 2015. – P. 1–24.Dark silicon and the end of multicore scaling / H. Esmaeilzadeh, E. Blem, R.St. Amant et al. // ACM SIGARCH Computer Architecture News. – 2011. – Vol. 39. – No. 3. – P. 365–376.Survey on Real-Time Networks-on-Chip / S. Hesham, J. Rettkowski, D. Gochringer et al. // IEEE Transactions on Parallel and Distributed Systems. – 2017. – Vol. 28. – No. 5. – P. 1500–1517.Chung E.S., Milder P.A., Hoe J.C., Mai K. Single-chip heterogeneous computing: Does the future include custom logic, fpgas, and gpgpus? // Proc. of the 2010 43rd Annual IEE: ACM In-ternational Symposium on Microarchitecture. IEEE Computer Society. – 2010. – Р. 225–236.Understanding sources of inefficiency in general-purpose chips / R. Hameed et al. //ACM SIGARCH Computer Architecture News. – 2010. – Vol. 38. – No. 3. – P. 37–47.Bathen L.A. D., Dutt N.D. Software controlled memories for scalable many-core architec-tures // Embedded and Real-Time Computing Systems and Applications (RTCSA), 2012 IEEE 18th International Conference on. – 2012. – P. 1–10.Паттерсон Д., Хеннесси Дж. Архитектура компьютера и проектирование компьютерных систем. – 4-е изд. – СПб.: Питер, 2012. – 784 c.Гергель В.П. Высокопроизводительные вычисления для многопроцессорных много-ядерных систем: учебник. – М.: Изд-во Московского университета, 2010. – 544 с.Каляев И.А., Левин И.И., Семерников Е.А., Шмойлов В.И. Реконфигурируемые мультиконвейерные вычислительные структуры / под общ. ред. И.А. Каляева. – Ростов н/Д: Изд-во ЮНЦ РАН, 2008. – 320 с.