С уменьшением технологических размеров транзисторов становится существенным влияние вариаций схемных и технологических параметров на значения задержек элементов комбинационных КМОП-схем. Из-за разброса значений этих параметров появляется неопределенность задержек, что приводит к необходимости определения интервалов возможных значений задержки. Другим фактором, влияющим на процесс проектирования КМОП-схем при переходе к нанометровым технологиям, становится пиковый ток, возникающий в шинах питания при переключении входов вентилей. Значение пикового тока используется для оценки падения напряжения в шинах питания, которая, в свою очередь, необходима для расчета ширины шин питания КМОП-схем и отключающих транзисторов в методе снижения статической мощности. Методы полного схемотехнического моделирования не дают полноты анализа для схем с большим числом входов, а методы на логическом уровне проектирования КМОП-схем не обеспечивают требуемой точности оценки значений задержек и пикового тока в схеме. Рассмотрена задача повышения степени точности и достоверности анализа быстродействия и пиковых токов комбинационных КМОП-схем с учетом одновременного переключения входов, а также результатов анализа логических корреляций сигналов. Предлагаемый метод основан на использовании кубической аппроксимации коррекционной разницы задержек с учетом одновременного переключения входов. Показано, что разработанные методы анализа быстродействия и пиковых токов комбинационных КМОП-схем обеспечивают повышение точности верхних оценок анализируемых параметров до 3 % по сравнению с точным моделированием и позволяют снизить пессимистичность верхней оценки в 2-3 раза по сравнению с оценкой наихудшего случая. Разработанные методы повышения точности моделирования задержек и пиковых токов комбинационных КМОП-схем могут быть использованы как дополнение к уже существующим средствам САПР СБИС для анализа помехоустойчивости, анализа пиковых токов, характеризации сложно-функциональных блоков, а также в целях повышения точности классического статического анализа. Для повышения точности интервальных оценок минимальных задержек и максимального пикового тока разработаны методы моделирования с учетом одновременного переключения входов логического элемента. По отношению к схемотехническому моделированию погрешность данных методов не превышает 3 %. По сравнению с результатами, полученными без учета одновременного переключения, уменьшение минимальной задержки достигает 50 %, а пессимистичность оценки пикового тока комбинационных схем уменьшается в среднем на 50-55 %.
Рыжова Дарья Игоревна
Институт проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия; Национальный исследовательский университет «МИЭТ», г. Москва, Россия
1. Lockhart D. Power estimation using synopsys primetime // ECE5745 Tutorial 5 (Version 606ee8a). – 2016. – URL: http://www.csl.cornell.edu/courses/ ece5745/handouts/ece5745-tut5-pt.pdf (дата обращения: 01.06.2017).
2. Ganeshpure K., Sanyal A. A pattern generation technique for maximizing switching sup-ply currents // Proc. Computer-Aided Design of Integrated Circuits and Systems. IEEE Transac-tions on. – 2012. – P. 986–998.
3. Bhardwaj S., Ghanta P., Vrudhula S. A framework for statistical timing analysis using non-linear delay and slew models // Proc. International Conference on Computer Aided Design. – 2006. – P. 225–230.
4. Gavrilov S.V., Gudkova O.N., Stempkovskiy A.L. The analysis of the performance of na-nometer IP-blocks based on interval simulation // Russian Microelectronics. – 2013. – Vol. 42. – No. 7. – P. 396–402.
5. Stempkovsky A., Glebov A., Gavrilov S. Calculation of stress probability for NBTI-aware timing analysis // Proc. 10th International Symposium on Quality Electronic Design, ISQED 2009. – 2009. – P. 714–718.
6. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Анализ фатальных помех в циф-ровых схемах на основе метода резолюций // Изв. вузов. Электроника. – 2004. – № 6. – С. 64–71.
7. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Анализ помехоустойчивости циф-ровых схем на основе логических импликаций // Изв. вузов. Электроника. –2002. – № 5. – С. 60–67.
8. Chen L.-C., Gupta S.K., Breuer M.A. A new gate delay model for simultaneous switch-ing and its applications // Proc. Design Automation Conference. – 2001. – P. 289–294.
9. Bodapati S. High-level current macro-model for logic blocks // Proc. Computer-Aided Design of Integrated Circuits and Systems. IEEE Transactions on. – 2006. – Vol. 25. – Iss. 5. – P. 837–855.
10. Brendel W., Amer M. Multiobject tracking as maximum weight independent set // Proc. IEEE Conference on Computer Vision and Pattern Recognition. – 2011. – P. 1273–1280.