1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2017-22-4-369-378621.3.049.771.14:621.3.062Схемотехника и проектированиеAlgorithms of Logical and Physical Synthesis of Library Elements with Regular Structure for Design Rules 32 nmАлгоритмы логико-топологического синтеза библиотечных элементов и блоков с регулярной структурой для технологических норм проектирования 32 нм369378http://ivuz-e.ru/en/issues/4-_2017/algoritmy_logiko_topologicheskogo_sinteza_bibliotechnykh_elementov_i_blokov_s_regulyarnoy_strukturoy/http://ivuz-e.ru/en/download/4_2017_1357_en.pdf

The transition to the level of the nanometer technologies leads to the new field in nanoelectronics, specifically the design based on the CMOS technology with 3D structure of the transistor. With decrease the size of transistors up to 32 nm and lower the application of FinFET technology becomes one of few methods to increase speed and to decrease the power consumption. This direction changes the design route and requires the development of new approaches, both in the logical and topological design. The traditional approach is based on the independent solution of the problems on the logical and physical levels. However, the combination of the logical and topological synthesis results in a significant increase of the problem dimension, which, in its turn, affects the designing time. The algorithm of the logical analysis and synthesis of microchip circuits with application of the FinFET technology while simultaneous solving the problems of the logical and topological synthesis has been developed. It has been offered to introduce the restrictions for the topological realization in simultaneous solving the problems of the logical and topological synthesis. The restrictions have been obtained from the regular topological template with a fixed layout in the lower layers. The proposed approach allows a hundreds to thousands times reduction of the design rules number, and the application of the IG FinFET transistors provides the best speed and power performances compared to the standard CMOS technology.

Переход на уровень нанометровых технологий с размером транзистора 32 нм и ниже приводит к формированию нового направления в наноэлектронике - проектирование на основе транзисторов с вертикальным затвором (FinFET). При уменьшении размеров транзисторов до 32 нм и ниже применение FinFET-технологии становится одним из немногих способов повышения быстродействия и снижения потребляемой мощности. Данное направление меняет маршрут проектирования и требует разработки новых подходов как в логическом, так и в топологическом проектировании. Традиционный подход к проектированию микроэлектронных систем основывается на независимом решении задач логического и топологического проектирования. Однако совмещение логического и топологического синтеза приводит к значительному увеличению размерности задачи, что, в свою очередь, сказывается на времени проектирования. Разработаны алгоритмы логического анализа и синтеза микроэлектронных схем с FinFET-технологией при совместном решении проблем логического и топологического синтеза. Проблема сокращения размерности задачи решена путем введения ограничений на топологическую реализацию при совмещении логического и топологического синтеза. Ограничения осуществляются за счет разработки и использования регулярного топологического шаблона с фиксированной топологией в нижних слоях. Предложенный подход позволяет уменьшить количество правил проектирования в сотни тысяч раз (в зависимости от сложности схемы) по сравнению с нерегулярными структурами, а применение IG FinFET-транзисторов обеспечивает лучшие характеристики по быстродействию и мощности по сравнению со стандартной КМОП-технологией.

 ЛитератураТалалай М.С., Трушин К.В., Венгер О.В. Логический синтез булевой функции для проектирования интегральных схем на транзисторных шаблонах // Информационные тех-нологии. – 2012. – № 6. – С. 2–11.Jha N., Chen D. Nanoelectronic circuit design // Springer Science+Business Media, LLC. – 2011. – P. 23–54.King T.-J. FinFETs for nanoscale CMOS digital integrated circuits//IEEE/ACM Interna-tional Conference on Computer-Aided Design. – 2005.– P. 207–210.Huang X., Lee W.-C., Kuo C., Hisamoto D. Sub 50-nm FinFET: PFET // Technical Digi-tal IEDM. – 1999. – P. 67 – 70.Liu Y., Matsukawa T., Endo K., Masahara M. Cointegration of high-performance tied-gate three-terminal FinFETs and variable threshold-voltage independent-gate four-terminal FinFETs with asymmetric gate-oxide thicknesses // IEEE Electron Device Letters. – 2007. – Vol. 28. – No. 6. – P. 517–519.Agostinelli M., Alioto M., Esseni D., Selmi L. Leakage-delay tradeoff in FinFET logic circuits: a comparative analysis with bulk technology // IEEE Transactions on Very Large Scale Integrated Circuits. – 2010. – Vol. 18. – No. 2. – P. 232–245.Kushwah R., Chauhan M., Shrivastava P., Akashe Sh. Modeling and simulation of FinFET circuits with predictive technology models// Radioelectronics and Communications Sys-tems. – 2014. – Vol. 57. – No. 12. – P. 553–558.Meinhardt C., Reis R. FinFET basic cells evaluation for regular layouts// IEEE Fourth Latin American Symposium on Circuits and Systems (LASCAS). – 2013. – P. 1–4.Bryant R. E. Boolean analysis of MOS circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2006. – Vol. 6. – No. 4. – P. 634–649.Стемпковский А.Л., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализазаказных блоков СБИС // Изв. вузов. Электроника. – 2008. – № 5. – С. 41–50.Гаврилов С.В., Иванова Г.А., Манукян А.А. Новые проблемы логико-топологического синтеза заказных сложно-функциональных блоков и методы их решения // Информационные технологии. – 2014. – № 8. – С. 44–50.Гаврилов С.В., Иванова Г.А., Стемпковский А.Л. Теоретико-графовая модель сложнофункциональных блоков для КМОП технологий с трехмерной структурой транзи-стора // Известия ЮФУ. Технические науки. – 2014. – № 7 (156). – C. 58–66.Гаврилов С.В., Иванова Г.А., Волобуев П.С. Актуальные проблемы автоматизации логико-топологического проектирования библиотечных элементов и блоков СБИС для нанометровых технологий // Вестник Рязанского государственного радиотехнического университета. – 2014. – № 4. – Ч. 1.– С. 69–77.Гаврилов С.В., Жукова Т.Д., Иванова Г.А., Рыжова Д.И. Методы логико-временного проектирования библиотечных элементов и блоков СБИС для перспективных технологий с вертикальным затвором транзистора // VII Всеросс. научн.-техн. конф. «Проблемы разработки перспективных микро- и наноэлектронных систем – 2016». – Ч. 1. – М.: РуПаб+, 2016. – С. 56–63.A technique of ASIC peak current estimation based on the resolution method / T.V. Garbulina, S.V. Gavrilov, A.V. Korshunov et al. // IEEE Conference of Russian Young Re-searchers in Electrical and Electronic Engineering. – 2017. – P. 67–70.