1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2022-27-2-205-217004.383.3Разработка универсального настраиваемого вычислителя целочисленного квадратного корня на базе ПЛИСВладимир Александрович МатюхаВладимирАлександрович Матюха205217http://ivuz-e.ru/en/issues/2-_2022/razrabotka_universalnogo_nastraivaemogo_vychislitelya_tselochislennogo_kvadratnogo_kornya_na_baze_pl/

Цифровая обработка сигналов (ЦОС) является основой поступательного развития инфокоммуникационных технологий. Улучшение тактико-технических характеристик существующих аппаратно-програм- мных систем и разработка новых связаны с применением аппаратных ускорителей, реализующих специализированные алгоритмы обработки сигналов. Извлечение квадратного корня (ИКК) - одна из часто используемых операций в задачах ЦОС. Эффективность алгоритма выполнения операции ИКК и его аппаратная реализация в базисе ПЛИС позволяют существенно повысить производительность реальных систем. В работе представлены результаты сравнительного анализа алгоритмов выполнения операции ИКК. Предложена поведенческая модель и реализация IP-ядра целочисленного ИКК с настраиваемыми ограничениями: разрядность входных данных от 8 до 128 бит, возможность скалярной и векторной обработок и др. Проведены верификация модели и тестирование ее аппаратной реализации в базисе ПЛИС Xilinx SOC xc7z045ffg900-2. Представлены результаты экспериментальных исследований и сравнение с ядром Xilinx LogiCORE™ CORDIC IP. Предложенное решение обеспечивает снижение занимаемой площади ПЛИС за счет сокращения числа используемых функциональных блоков и повышение максимальной тактовой частоты до 641 МГц.

 Эволюция применения ПЛИС в системах ЦОС: от специализированного сопроцес-сора к аппаратной платформе. Ч. 1 / М. В. Балдин, Д. И. Воронков, А. В. Руткевич и др. // Цифровая обработка сигналов. 2008. № 1. С. 58–64.Зотов В. Разработка устройств цифровой обработки сигналов на базе ПЛИС и пол-ностью программируемых систем на кристалле фирмы Xilinx в САПР серии Vivado HLx Design Suite. Ч. 1 // Компоненты и технологии. 2020. № 1 (222). С. 72–83.Тарасов И., Потехин Д., Потехин С. Применение интегральных преобразований в цифровой обработке сигналов в проектах на базе ПЛИС // Компоненты и технологии. 2019. № 5 (214). С. 92–97.Зинченко М. Ю., Левадний А. М., Гребенко Ю. А. Реализация LDPC декодера на ПЛИС и оптимизация потребляемой мощности // T-Comm: Телекоммуникации и транс-порт. 2020. Т. 14. № 3. С. 4–10. doi: https://doi.org/10.36724/2072-8735-2020-14-3-4-10Trofimov M., Mosin S. The realization of algorithmic description on VHDL-AMS // Pro-ceedings of the International Conference Modern Problems of Radio Engineering, Telecommu-nications and Computer Science (TCSET’2004). Lviv; Slavsko: IEEE, 2004. P. 350–352.Kislyakov M., Mosin S. A processor development in programmable logic basis // 2007 9th International Conference – The Experience of Designing and Applications of CAD Systems in Microelectronics (CADSM’07). Lviv: IEEE, 2007. P. 182–185. doi: https://doi.org/10.1109/CADSM.2007.4297519Zhou Z., Hu J. A novel square root algorithm and its FPGA simulation // J. Phys.: Conf. Ser. 2019. Vol. 1314. Iss. 1. Art. ID: 012008. doi: https://doi.org/10.1088/1742-6596/1314/1/012008Dinechin F. de, Joldes M., Pasca B., Revy G. Multiplicative square root algorithms for FPGAs // 2010 International Conference on Field Programmable Logic and Applications. Milan: IEEE, 2010. P. 574–577. doi: https://doi.org/10.1109/FPL.2010.112A multi-cycle fixed point square root module for FPGAs / F. M. del Campo, A. Morales-Reyes, R. Perez-Andrade et al. // IEICE Electronics Express. 2012. Vol. 9. Iss. 11. P. 971–977. doi: https://doi.org/ 10.1587/elex.9.971Piromsopa K., Aporntewan C., Chongsatitvatana P. An FPGA implementation of a fixed-point square root operation // ISCIT 2001: First International Symposium on Communica-tions and Information Technologies. Chiang Mai, 2001. P. 587–589.Sutikno T. An optimized square root algorithm for implementation in FPGA hardware // Telkomnika. 2010. Vol. 8. No. 1. P. 1–8. doi: https://doi.org/10.12928/telkomnika.v8i1.598Nanhe A., Gawali G., Ahire S., Sivasankaran K. Implementation of fixed and floating point square root using non-restoring algorithm on FPGA // Int. J. Comput. Electr. Eng. 2013. Vol. 5. No. 5. P. 533–537. doi: https://doi.org/10.7763/IJCEE.2013.V5.767Jidin A. Z., Sutikno T. FPGA implementation of low-area square root calculator // Tel-komnika. 2015. Vol. 13. No. 4. P. 1145–1152. doi: https://doi.org/10.12928/telkomnika.v13i4.1894Sutikno T., Jidin A. Z., Jidin A., Rumzi N. Strategies for FPGA implementation of non-restoring square root algorithm // International Journal of Electrical and Computer Engineering (IJECE). 2014. Vol. 4. No. 4. P. 548–556. doi: https://doi.org/10.11591/ijece.v4i4.6008Sutikno T. An efficient implementation of the non-restoring square root algorithm in gate level // Int. J. Comput. Theory Eng. 2011. Vol. 3. No. 1. P. 46–51. doi: https://doi.org/10.7763/IJCTE.2011.V3.281Buradkar M. U., Zode P. P. A 32-bit signed / unsigned fixed point non-restoring square-root operation using VHDL // International Journal of Computational Engineering Research (IJCER). 2012. Spec. iss.: National Conference on Architecture, Software System and Green Computing (NCASG). P. 107–116.CORDIC IP / Xilinx [Электронный ресурс]. URL: https://www.xilinx.com/products/intellectual-property/cordic.html (дата обращения: 03.02.2022).