1561-5405 10.24151/1561-5405 Proceedings of Universities. Electronics Scientifical and technical journal "Proceedings of Universities. Electronics" Научно-технический журнал «Известия высших учебных заведений. Электроника» 1561-5405 2587-9960 National Research University of Electronic Technology Национальный исследовательский университет "Московский институт электронной техники" 10.24151/1561-5405-2022-27-2-233-239621.382.049.77Метод выравнивания отклонения сигнала для цифровых линий задержкиАкоп Тигранович КостанянАкопТигранович Костанян233239http://ivuz-e.ru/en/issues/2-_2022/metod_vyravnivaniya_otkloneniya_signala_dlya_tsifrovykh_liniy_zaderzhki/

В настоящее время проблема отклонения тактового сигнала критична в ИС, работающих в нестандартных условиях. Это означает, что внешние условия (дрейф напряжения, температуры) могут быть изменены после калибровки. Скорость передачи данных достигает десятков гигагерц, и даже незначительное отклонение тактового сигнала может привести к потере данных. Поэтому конструкция линий задержки должна обеспечивать высокую устойчивость к изменениям процесса, температуры и напряжения. В работе предложена цифровая линия задержки, которая управляет током, протекающим через ячейки задержки, в результате изменения напряжения затвор-исток транзисторов. Для определения изменения задержки одиночного инвертора добавлена ячейка датчика. Показано, что устройство Исключающее ИЛИ обнаруживает изменение задержки схемы, сравнивая разности входного и выходного сигналов. Пара фильтр нижних частот - усилитель управляет током, который используется для генерации напряжения для ячеек задержки. Моделирование предложенной цифровой линии задержки схемы показало улучшение диапазона отклонения до 56,04 % при дрейфах температуры и напряжения с охватом вариаций процесса Монте-Карло 4,5 сигма. Площадь схемы цифровой линии задержки увеличена примерно на 23,1 % за счет добавления петли обратной связи.

 Yousry R., Chen E., Ying Y.-M., Abdullatif M., Elbadry M., ElShater A., Liu T.-B., Lee J., Ramachandran D., Wang K., Weng C.-H., Wu M.-L., Ali T. 11.1 A 1.7pJ/b 112Gb/s XSR transceiver for intra-package communication in 7nm FinFET technology. 2021 IEEE International Solid-State Circuits Conference (ISSCC). San Francisco, CA, IEEE, 2021, pp. 180–182. doi: https://doi.org/10.1109/ISSCC42613.2021.9365752Li L. IC challenges in 5G. 2015 IEEE Asian Solid-State Circuits Conference (A-SSCC). Xiamen, IEEE, 2015, pp. 1–4. doi: https://doi.org/10.1109/ASSCC.2015.7387430Abouda K., Besse P., Clairet M., El Sherif A., Hemon E., Lopez D., Moore D., Turpin P. How System Basis Chips rise to the power and reliability challenges for future-proof electrifica-tion and autonomous vehicle electronic control unit designs. 2021 33rd International Symposium on Power Semiconductor Devices and ICs (ISPSD). Nagoya, IEEE, 2021, pp. 17–22. doi: https://doi.org/10.23919/ISPSD50666.2021.9452239Keow A. C., Negara M. A. Methodology to investigate the root cause of threshold voltage drift of transistor devices using capacitance voltage measurements. 2019 IEEE 26th International Symposium on Physical and Failure Analysis of Integrated Circuits (IPFA). Hangzhou, IEEE, 2019, pp. 1–4. doi: https://doi.org/ 10.1109/IPFA47161.2019.8984913Razavi B. Design of Analog CMOS Integrated Circuits. 2nd ed. New York, McGraw-Hill, 2015. 782 p.Yang C.-Y., Li M.-S., Chuang A.-J. A wide-range folded-tuned dual-DLL-based clock-deskewing circuit for core-to-core links. IEEE Transactions on Very Large-Scale Integration (VLSI) Systems, 2021, vol. 29, iss. 5, pp. 883–894. doi: https://doi.org/10.1109/TVLSI.2021.3056506Sourikopoulos I., Frappé A., Cathelin A., Clavier L., Kaiser A. A digital delay line with coarse/fine tuning through gate/body biasing in 28nm FDSOI. ESSCIRC Conference 2016: 42nd European Solid-State Circuits Conference. Lausanne, IEEE, 2016, pp. 145–148. doi: https://doi.org/10.1109/ESSCIRC.2016.7598263Antonov Y., Stadius K., Kosunen M., Ryynanen J. Open-loop all-digital delay line with on-chip calibration via self-equalizing delays. 2017 European Conference on Circuit Theory and Design (ECCTD). Catania, IEEE, 2017, pp. 1–4. doi: https://doi.org/10.1109/ECCTD.2017.8093344Melikyan V., Martirosyan M., Melikyan A., Piliposyan G. 14nm Educational Design Kit: capabilities, deployment and future. Proceedings of the 7th Small Systems Simulation Symposium, 2018, February 12–14, Niš, Serbia. Niš, Faculty of Electronic Engineering, 2018, pp. 37–41.HSPICE Reference Manual. Synopsys Inc., 2017. 846 p.